Устройство для умножения

 

Изобретение относится к области вычислительной техники и может быть использовано для построения арифметических и множительных устройств , реализующих операции умножения двоичных чисел со сдвигом множителя и суммы частичных произведе- НИИ на два разряда вправо. Устройство позволяет увеличить быстроцействие вьтолнения операции умножения за счет совмещения этапа получепия суммы частичных произведений и этапа анализа пар разрядов множителя . Задача решается за счет того, что -в устройстве умножения функции форкирования управляющих сигналов передачей множимого, удвоенного множимого вьшолняют два младших разряда регистра множителя и допалинтельньй триггер, на входе установки которых находится схема анализа пар разрядов множителя. 1 ил. (Л

СО(ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (su 4 С 06 F 7/52

ВГР Iъ " t; q

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3838002/24-24 (22) 02.01. 85 (46) 23.08. В6. Бюл. У 31 (72) В.И.Долгов и И.А.Апасова (53) 681 . 325 (088. 87 (56) Астахов С.М. Цифровые и вычислительные и управ (56) Астахов С.М, Цифровые вычислительные и управляющие машины и их использование в комплексных корабельных системах управления.

Л.: ВМА, 1969, с. 300 °

Авторское свидетельство СССР

1(1084784, кл. С 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к области вычислительной техники и может был ь использовано для построения арифметических и множительных устройств, реализующих операции умножения двоичных чисел со сдвигом множителя и суммы частичных произведений на два разряда вправо. Устройство позволяет увеличить быстроцействие выполнения операции умножения за счет совмещения этапа полу чения суммы частичных произведений и этапа анализа пар разрядов множителя ° Задача решается эа счет того, что .в устройстве умножения функции формирования управляющих сигналов передачей множимого, удвоенного множимого выполняют два младших разряда регистра множителя и дополнительный триггер, на входе установки которых находится схема анализа пар разрядов множителя. 1 ил .

1 1 2 » . 7 7 4 миожимого, передачей множимого соответственно.

При разрешающем сигнале на шине

15 и состоянии "00" на шинах 13 и

14 необходимо выполнить умно>кение на нуль и сложение полученного результата с нулевой суммой частичных произведений (перед умножением в регистре 3 хранится код нуля) .

В этом случае элементы 7 и 8 формируют запрещающий сигнал, элемент

И-ИЛИ-НЕ 9 тлкжс формирует запрещающий сигнал. Нри поступлении сигнала на шины !7 и 18 производится запись нуля в D-триггер 6, первый и второй разряды регистра 4, запись (n-2) старших ц11фр множителя в (n-2) старшие разряды регистра 4. Сигналы с выхода D-триггера б и первого раз— ряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1. Сумматор-вычитатель 5 в соответствии с нулевым значением сигнала на его входе управления видом операции, поступающим с выхода второго разряда регистра 4 множителя, складывает коды нуля.

15

25

40

55!!з((р т(I I(e, тносится к вычислите:11.>«й т(>1(ике и может быть использо> лн(д)1>: и()строе>и1я лрифметичес11(к 11 1111 >:((т л>,иых устройств, реали)ун ших ои(р:и(ии умножения двоичных чисел c() Гд»иг(и множителя и суммь1

1 )сти t»tlx произ»едсний на два раз—

Р >Т Д Л» И Р;111 О

1((")1 I из(бр(т е>(ия — увеличение

t(>,I(тр ;1(р("1»ия устройства.

Н;1 !(p (же представлена функциоили It;I(I к(мл устройства.

Устр(>й:" ».> содержит регистр l н(ножим(1 () группу к(>ммутлторов 2, реги(тр 3 члстичиь1х произведений, рс> и(" М11(>жителя, сумматор-вы»>т:(те!11», D-Tpèããåð 6, элементы

И-!ЕН! 7 и Я, элемент 4 И-ИЛИ-НЕ

9, эл(мсит НЕ О, элемент РАВНОЗНАЧНОС П> 1 1, >лем еит НЕРАВНОЗНАЧНОСТЬ

1 ", ш»1>у 3 у ст:>и овки первого разряд > ми(>жителя, шину 14 установки

I! т(рог > рлзрядл миож(теля, шину 1) с троби1> или>(я(первого такта, шину 16 (робиро»лния тактов сдвига, тактовую п(ш(у 17, шину 18/ первого такта и

11(ииу 19 тактов сдвига, В случае отсутствия необходимости стробиронании

»л шины 15 и 18 и на шины 16 и 19

co() T»cz c; tI IItIo мо1ут подаваться од- 30 ни «те же сигналы.

Устрой(г(!o работает следующим (l 0> p;t 3 О м .

В исходном состоянии в регистрах

/ и (и триггера б хранится код нуля, в p(I 1,с тре 1 — t»ottw»bttt код множимоо. В иер»о (т (кте умножения прн рлзр()п>сиши на шии(18 в (и-2) старfíII..;. !>;1çð)t:1:Iõ p(I и(трл 4 хранится код м>1() (т(теля (n-рл (рядность операндов),;

»о нтором и первом разрядах регистра

/ ч, D-тригг:ра б — с11гналы управления сумм;l ором-»ычитлтелем 5, передачей уд» с.и«ого множимого, передачей Mtto

)н>1мого и гветствеино. После выпол1(о>lи>1 1-го такта сдвига операции

/> с р,! зрс tl! t »1и(It ë шин(! 9 в регистре .-:и 1 иит с >(I» /) >»It! t!I! код ми Ожимого, B р. 111(тр - t " и (; . ) старших рлзря,,(х p(ги(т!, — > Од i -й суммы члс,((ч>и г; 1!p, !! (, с)1(ии! 1, в (n -2i -2) регистра 4 — стар1;з.(-, .;..: .111 жителя, но»тором, t!»r р;:; .,i р ° гистра 4, D-тригT,;;i.,,—, (: !!;:, уир л»;(ения сумм,(тоF, 1,."11 н л":(е>, и(р сдачей удвоени о»(При разрешающем сигнале на шине

15 и состоянии "01" на шинах 13 и 14 необходимо выполнить умножейие на единицу и сложение полученного результата с нулевой суммой частичных произведений. В этом случае элемент

2 И-ИЛИ 7 формирует запрещающий сигнал, элемент 4 И-ИЛИ-НЕ 9 — запре1плющий сигнал, элемент 2 И-ИЛИ 8 разрешающий сигнал . При поступлении сигнала на шины 17 и 18 производится запись нуля в D-триггер 6 и второй разряд регистра 4, единицы — в первый разряд регистра 4, запись (n-2) старших цифр множителя в (n-2) старшие разряды регистра 4. Сигналы с выхода D — триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1, соответствующих значению кода удвоенного множимого, и раз— решая прохождение сигналов с выходов регистра 1, соответствующих значению кодл мнсжимогn. Сумматор-вычитатель э в соответствии с нулевым значением сигнала на его входе управле>1ия видом операции, поступающим с выхода вторс>го разряда регистра 4, склады» 1(.7 код м11ОжимОГО Г кодОм нуля е

1252774

При разрешающем сигнале на шине

15 и состоянии "10" на шинах 13 и 14 необходимо выполнять умножение на два и вычитание множимого из нулевой суммы частичных произведений. В этом 5 случае элемент 2 И-ИЛИ 7 формирует разрешающий сигнал, элемент 4 И-ИЛИНЕ 9 — разрешающий, элемент 2 И-ИЛИ

8 — запрещающий сигнал. При поступлении сигнала на шины 17 и 18 произ-< 10 водится запись нуля в D-триггер 6, единицы — в первый и второй разрядила регистра 4, запись (и-2) старших цифр множителя — в (и-2) старшие разряды регистра 4. Сигналы с выхода 15

D-триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра

1 множимого, соответствующих значе" нию кода множимого, и разрешая прохождение сигналов с выходов регистра

1 множимого, соответствующих значению кода удвоенного множимого, Сумматорвычитатель 5 в соответствии с единич-25 ным значением сигнапа на его входе управления видом операции, поступающим с выхода второго разряда регистра 4 множителя, вычитает из нуля код удвоенного множимого. 30

Гри разрешающем сигнале на шине

l5 и состоянии "11" на шинах 13 и 14 необходимо выполнить умножение мно-! жимого на единицу и вычитание множимого из нулевой суммы частичных прЬ- 35 изведений. В этом случае элементы

2 И-ИЛИ 7 и 8 формируют разрешающий сигнал, элемент 4 И-ИЛИ-НЕ 9 — запрещающий сигнал, При поступлении сигнапа на шины 17 и 18 производится запись единицы в D-триггер 6, второй разряд регистра 4, нуля в первый разряд регистра 4, запись (п-2) старших цифр множителя в (n-2) старшие разряды регистра 4 ° Сигналы с выхода D-триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1, соответствующих значению удвоенного множимого, и разрешая прохождение сигналов с выходов регистра I, соответствующих значению кода множимого, Сумматор-вычитатель 5 в соответствии с единичным. значением сигнала на его входе управления видом операции, поступающим с выхода второго разряда регистра

4 множителя, вычитает из нуля код множимого, При разрешающем сигнале на инне

16 и состоянии "000" второго, третьего и четвертого разрядов регистра 4 необходимо выполнить умножение множимого на нуль и сложение полученного результата с суммой частичных произведений. В этом случае элемент НЕРАВНОЗНАЧНОСТЬ 1 2 формирует запрещающий сигнал, элемент РАВНОЗНАЧНОСТЬ ll — разрешающий сигнал, элементы 2 И-ИЛИ 7 и 8 — запрещающие сигналы, элемент 4 И-ИЛИ-НЕ 9 также запрещающий сигнал. На входы двух младших разрядов регистра 4 и

П-триггера 6 поступают сигналы, соответствующие коду нуля. При поступлении сигнала на шины 19 и 17 производится запись кода i-й суммы частичных произведений B регистр 3 и в два старших разряда регистра 4, сдвиг содержимого (n — 2) разрядов регистра 4 на два разряда вправо, запись нуля в два младших разряда регистра 4 и D òðHããåð 6. Сигналы с выходов D-триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1, Сумматор-вычитатель 5 в соответствии с нулевым значением сигнала на его входе управления видом операции, поступающим с выхода второго разряда регистра 4, складывает коды нуля и старших разрядов суммы частичных произведений, формируя (i+I)-ю сумму частичных произведений. Эта сумма в следующем такте сдвига будет записана в регистр 3.

При разрешающем сигнале на шине

l6 и состоянии "001" или "010" второго, третьего и четвертого разрядов регистра 4 необходимо выполнить умножение множимого на единицу н сложение полученного результата с суммой частичных произведений. В этом случае элемент НЕРАВНОЗНАЧНОСТЬ 12 формирует разрешающий сигнал, элемент

4 И-ИПИ-НЕ 9 — запрещающий сигнал, элемент 2 И-ИЛИ 8 — разрешающий сигнал, элемент 2 И-ИЛИ 7 — запрещающий сигнап. На входы двух младших разрядов регистра 4 поступают сигналы, соответствующие коду нуля, на вход

D-триггера 6 — сигнал, соответствующий коду единицы. Прн поступлении

S 12527 сt« tt;m,< ня пипь< 7 и 19 производится зги и с ь к д л 1 и суммы частичных произведений н реги< тр 3 и в два стар«я<х рлзрндя регистра 4, сдвиг содер.<л<ь« гп (и — 2) разрядов регистра 4 на двя разряда нпрлво, запись нуля в лвя младших рлэряла регистра 4, запись единицы в D-триггер 6, Сигналы с выходов D-триггера 6 и первого раэрягя регистра 4 поступяют на управ- 1О ляющие входь< коммутаторов 2, зяпреtttast прохождение сигналов с выходов регистра 1 множимого, соответствующих знлчеHHt

При рязрешлюшем сигнале на шине

16 и состоянии "011" второго, третьего и четвертого разрядов регистра

4 необходимо выполнить умножение мно-жимого на два и сложение полученног« результатà с суммой частичных произведений. В этом случае элемент

РАВНОЗНАЧНОСТЬ 11 формирует запрещающийй сигнлл, элемент НЕРАВНОЗНАЧНОСТЬ 1 2 — запрещающий сигнал, эле. мент 4 И-Ш!И-НЕ 9 — разрешающий сигнал, элементы 2 И-ИЛИ 7 и 8 зянрещяющие сигналы. На входы второго младшего разряда регистра 4 и

D — триггера 6 поступают сигналы, соот— ветствующие коду нуля, нл вход первого мплдшего разряда регистра 4 сигнал, соответствующий коду единицы. При поступлении сигналя нл шины 4

17 и 19 производится запись кода

1 и суммь< частичных произведений и регистр 3 и в два старших разряда регистра 4, сдвиг содержимого (п-2) рязрядов регистра 4 на два разряда ннряво, запись нуля во второй младший рязрял регистра 4 и D-триггер

6, злнись единицы в первый разряд регистра 4. Сигналы с выходов Dтриггеря 6 и первого разряда ре<истря « поступают нл управляющие входь< коммутлторов 2, запрещая прохождение сигналов с выходов регист—

74 ря 1 множимо" о, соответствующих эначеник< кода множимого, и разрешая прохождение сигналов с выходов регистра 1, соответствующих значению кода удвоенного множимого. Сумматорвычитатель 5 в соответствйи с нулевым эначеним сигнала на его входе управления режимом, операции, поступающим с выхода второго разряда регистра 4, складывает коды удвоенного множимого и старших разрядов суммы частичных произведений, формируя (i+1)-ю сумму частичных произведений.

При разрешающем сигнале на шине

16 и состоянии "100" второго, третьего и четвертого разрядов регистра 4 необходимо выполнить умножение множимого на два и вычитание удвоенного мно имого из суммы частичных произведений. В этом случае элемент

РАВНОЗНАЧНОСТЬ 1 1 формирует запрещающий сигнал, элемент НЕРАВНОЗНАЧНОСТЬ 12 — запрещающий сигнал, элемент 2 И-ИЛИ 7 — разрешающий сигнал, элемент 4 И-ИЛИ-klE 9 " разрешающий сигнал, элемент 2 И-ИЛИ 8 запрещающий сигнал. На входы второго, первого младших разрядов регистра 4 поступают сигналы, соответствующие коду единицы, на вход

D-триггера 6 — сигнал, соответствую- л ий коду нуля.

При поступлении сигнала на шины

l7 и 19 производится запись кода

i-й суммы частичных произведений в регистр 3 и в два старших разряда регистра 4, сдвиг содержимого (п-2) разрядов регистра 4 на два разряда вправо, запись единицы во второй и первый младшие разряды регистра 4, запись нуля в D-триггер 6. Сигналы с выходов D-триггера 6 и первого pasряда регистра 4 поступают на управ" ляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1, соответствующих значению кода множимого, и разрешая прохождение сигналов с выходов регистра

1, соответствующих значению кода удвоенного множимого. Сумматор-вычитатель 5 в соответствии с единичным значением сигнала на его входе .управления видом операции, поступающим с выхода второго разряда регистра 4, вычитает код удвоенного множимого из старших разрядов суммы частичных произведений, формируя (i +1) -ю сумму члстичных произведений .

1252774

При рлзрешлнпцем сигнале на ппше

l6 и состоянии "101" или "110" второго, третьего и четвертого разрядов регистра необходимо выполнить умножение множимого на единицу и гычитлние полученного результата иэ суммы части иипх произведений. В этом случае элемент НЕРАВНОЗНАЧНОСТЬ 12 формирует разрешающий сигнал, элементы 2 И-ИЛИ 7 и 8 — разреп<лющие сигналы, элемент 4 И-ИЛИ-НЕ 9 — запрещающий сигнал, На входы второго младшего разряда регистра 4 и Dтриггера 6 ио-туилют сигналь>, соответстгующне к<-ду единицы, на вход первого раэ„-.,дл регистра 4 — сигнал, соотве;гтвуп-.д1й коду нуля. При поступлении сигнала на шины 17 и 19

15 произв оци гся з лпись кода 1.-и суммы частичных произведений в регистр Э и в два старших разряда регистра 4, сдвиг содержимого (n-2) разрядов регистра 4 на два разряда вправо, запись единиць1 во второй младпгий разряд регистра 4 и D-триггер 6, 25 запись нуля в первый разряд регистрл 4. Сигналы с выходов D-триггера

6 и первого разряда регистра 4 поступают нл управляющие входы коммутат ро; 2, запрещая прохождение сиг- 50 н..>ов с выходов регистра I, соответствуюп:их ги<ачению кода удвоенного множимог.,, и разрешая прохождение сиги,<лов с выходов регистра 1, соответству1<><1п<х значении кода множимого, Сумматор-вьгчитатель 5 в соответствии с единичным значением сигнала на его входе управления видом операции, постуилюшим с выхода второго разряда регистра 4, вычитает код множи- 40 мого из старших разрядов суммы частичны х произведений, формируя (i+I )-ю сумму частичных произведений.

При разрешающем сигнале на пп1не

Я

16 и состоянии "I ) I" второго, тре- 45 тьего и четвертого разрядов регист— ра 4 необходимо выполнить умножение на нуль и вычитание полученного множимого из суммы частичных произведений. В этом случае элемент PABHO- 5o

ЗНАЧНОСТЬ 11 формирует разрешающий, элемент НЕРАВНОЗНАЧНОСТЬ 1 2 — запре— щающий сигнал, элемент 4 И-ИЛИ-НЕ 9 запрен<ающий сигнал, элемент 2 И-ИЛИ

7 разрешающий сигнал, элемент 2

И-ИЛИ 8 — злпрепглющий сигнал. На входы ивpBAI мллдшегo разряда регистра 4 и D-триггера 6 поступлк>т с111 иллы, соответствуюпп<с I.ñ IIó нуля, нл вход второго мллдп<его разряда регистра 4 — код единицы. 1!p!I поступлении сигнала нл пп<ны 17 и 19 р<>1<знодится запись ксдл 1-й суммы

«; гтичных прои ведений в регистр 3 двл cт<<рп<и> плзрядл региг трл 4, сдвиг c0+ppm!h«>I о (и-2) разрядов регистра 4 нл двл разряда вправо, ЗЛИ11СЬ НУЛЯ В. nÅÐÂI!é МЛЛДПгнй РаЭРЯД регистра 4 и D-триггер 6, запись единицы во второй мллдп1ий разряд регистрл 4. Сигналы с выходов D †триггера 6 и первого рлзрядл регистра 4 поступают на уирлвляюпп<е коммутаторы

2, запрещая прохождение сигналов с выходов регистра 1, соответствующих зилчепию кода множимого и удвоенного миожнмого. Сумматор-вычитатель 5 в соответствии с единичным значением сигнала на его входе управление видом операции, поступающим с выхода второго разряда регистра 4, вычитает код нуля из старших разрядов суммы частичных произведений, формируя (i+I)-ю сумму частичных произведений.

1 формула изобретения

Устройство для умножения, содержлше" регистр множителя, регистр множиь«г:, группу коьп<утлторов, сумматор — вычитлтель, реги< тр частичных произведений, D-триггер, элемент

НЕРАВНОЗНАЧНОСТЬ, прич ем выход i --го разряда регистра множимого (< = 1, разрядность оиерл1<дов) соедьп<ены с первым информационным входом 1 -гo u IITophN информлционным входом (> +1) -го коммутаторов группы, вход з апи си регистра частичных произведений и вход сдвигл регистра множителя соединены с пп<ной тактов сдвига устройства, выход второго раз— ряда регистра множителя соединен с входами П -го и (II+I )-го разрядов регистра частичных произведений, с входом управления видом оиерлции суммлтс>рл-гычитлтеля и с первым входом элемента HFPABHÎ. 3НАЧ11ОСТЬ, в Ixngh! ксммутлт оров группы co<.iIII»eI!hI соответственно с ииформси1иоииыми входами первой группы суммлт< р;<-вы <итлтеля, 1И1фОРМЛЦИ ОНИЫЕ В Х< ДЫ В теPOII I P>< ИИЫ которого соедииеI!bl с<>< TI<ет< тв<<гио с выходами рлзрядс в р<-гис Tp;\ члстичных произвел< иий, пы,о;и,; и< р1 о1 <>

И В POPO I Î Р 3 3 Р ЧДОН < Ь1 ;1 Г < P 1 — I>1 ><11—

1О

1 252774

1111(!НЕ!И «с " 4621/49 Тир 6; Il Подписное

l .р i! (я —.нншгр. пр-тие, г. У кгород, ул. Проектная, 4 т(:(тгтг(гипо и(< ()р() ) (1, < ц )ми (I", — I ) — гп и

1(((«, )1 и - . < (1. «11:, °,«(в) < ГГI .гтРЛ МНОжптЕЛЯ, »1,.;< д (-(«:"; «д)1 <-7 o а > рл ря (;: р< ) гр<) (1 "7ичных проиэве—

;I I) щ < и (см, (т<, с цсльк«

УГ Р.-(ичг(.11)(Г)ыг гРоЦс(((TI(IIII, В него

)1<;(ы л<" < 1(т I AI«II(.) )IIA (II()(:ТЬ, элс. .<. lT l1!, . i» (и и . тс рсй .«1(емепты

1! — ИЛИ, -».(-I f )!T ) 1,-1!51И-НЕ, причем и< рвый !;<)д )и и<1!Iтл 1«АВН»! 1НАЧ>1ОСТЕ«

« )< )И)1< Р((11 )»: II«<«JI <«l ()«Т С)РО ГО РЛ ЗРЯДЛ

> !

)< гиг . р;1 «(в< жит<.JII>, вых:)д тр Рт нег о

l))l «!)я, . I р(11 о сне<1<»I(еи с. вторым

: х ц, м: I - i() )1 11ЕI 7

)мму т

«< 7 ст>«Р((1(о с (чпход» D — триггера с 1(ых< цо1 перво. о разряда р< гистра ,(<,+и ..(1, ииформлпиош(ый вход D

1.,)(»! г .р,l див<и г >и(ходом второго .1 1 (с I . . -1! ()!, и(рвый вхсд первои, ), ", <1((! I C. ВЫХОДО(1, (. (< ) i р .((! ((!"1 11))<(1!1< )СТЕ), первый нх< д 1- . 1 ") < 1 I р y !!и(I с (!и!1! ой vc тл

f1 ()! - ки п»рв ) 1« « i"")1) iJ;,) м((ожит Рдя у cT— р»й«,; "::,.,:,:: :<;III<7111<è второго

<);1 < I il в,, ))« 11 ((«1) I v(< T)<)иствуд с с>сII>Г

«(II;«,;, и i-,!. <(;. );1 Ii первой гру((пы

If(рвс о . i . "ит;(Ii--(I.(IÈ и входом

>п<:«1(}1 ) и l) 1<, п((х<Л >с<)T< I>L«ã<) с«,Llil

)i!:и I )«,. fi . ), < ««П РР 1(Нй ГР«,IIII!

)(!Р>(< 1 I < . . I .(", < 1!В! (11 ВХОД второй группы которс 1 ii соединен с. и. рным входом второй групиь> второго

;(ем ->»T-I 2 И-ИЛИ, Выход элемента

И-ИЛИ-НЕ со един ен с информ аци он((!I» нходом первого раэрядл регистра « в(с жнтЕЛя, ИифОрМацИОННЫЙ ВХОД ВтОрого раэряда которого соединен с выхс;(ом верного элемента 2 И-ИЛИ, втор )и нход первой группы которого сое10,(»II II с вторыми входами первои и

> т<)p<«(групп элемента 4 И вЂ” ИЛИ-НБ, >тс.ры. Входсм BTîIJ(7>I группы второ. лем .нта 2 И-ИЛ11,< ." шиной стро(ровлния первого такта устр ".твл, »5 Выход четвертого рл >р(.;«л ре истра миож>»теля cne;L>1>(e!I с пгрвым входом

Второй группь(первого элемента 2

И-IVII:I и с вторым входом -.тле>(си(а

l, l I1»7ÇIIA×II0ÑÒÚ, выход которого сое20 .Ги(;Ри с первым нхсдом треть<)и груп—

1>ы элемента 4 И-ИЛИ-IIE, первый нход четвертой группы которот.о соединен с выходом элемента НЕРАВНОЗНАЧНОСТЬ, ип»на стробиронания тактов сдвига устройства соединена с вторыми входа«и» второй группы и первой группы второго элемента 2 И-ИЛИ и с нторь(ми входами третьей и четвертой гр«пп элс мента 4 И-ИЛИ-НЕ, входы г><1!!срони30 злпии D -триггера первого и Вт .рого

1 разрядов регистра множителя соединены с тактовой ппшой ус гройстна, вход элписи регистра множителя сое, !ипен с шиной первого такта устройгтна.