Устройство для формирования тестовой последовательности

 

Изобретение относится к вычислительной технике, в частности к устройствам автоматического синтеза тестов для контроля работоспособности и диагностики неисправностей цифровых объектов, построенных на основе микропроцессоров. Целью изобретения является повышение быстродействия устройства. Цель достигается введением в устройство генератора импульсов, делителя, триггера, элемента И, формирователя стробирующих импульсов, элемента ИЛИ-НЕ, элемента ИЛИ, элемента НЕ, п блоков памяти , двух групп из п регистров сдвига, группы из п мультиплексоров. Выдача информации на выходную шину начинается с регистров первой группы, а заканчивается выдачей информации с регистров второй группы. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) SU (11) 1262507 А1 (51) 4 G 06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ЬР

Cb

СЛ

Ю 3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3861651/24-24 (22) 04.03.85 (46) 07.10.86. Бюл. № 37 (72) E И. Карпунин, А. Н. Бучнев и О. A. Зимнович (53) 681.3 (088.8) (56) Электронная промышленность. М.: Мир, 1977.

Патент Японии № 54 — 36055, кл. G 06 F 11/00, 1974. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ТЕСТОВОЙ ПОСЛЕДОВАТЕЛЬНОСТИ (57) Изобретение относится к вычислительной технике, в частности к устройствам автоматического синтеза тестов для контроля работоспособности и диагностики неисправностей цифровых объектов, построенных на основе микропроцессоров. Целью изобретения является повышение быстродействия устройства. Цель достигается введением в устройство генератора импульсов, делителя, триггера, элемента И, формирователя стробирующих импульсов, элемента ИЛИ-НЕ, элемента ИЛИ, элемента НЕ, и блоков памяти, двух групп из п регистров сдвига, группы из п мультиплексоров. Выдача информации на выходную шину начинается с регистров первой группы, а заканчивается выдачей информации с регистров второй группы. 2 ил.

1262507

Формула изобретения

Изобретение относится к вычислительной технике и, в частности, к устройствам автоматического синтеза тестов для контроля работоспособности и диагностики неисправностей сложных цифровых объектов, построенных на основе микропроцессоров.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — временная диаграмма работы устройства.

Устройство содержит счетчик 1 адреса, и блоков памяти 21 — 2д, первую 3 — 3> и вторую 4 — 4 группы регистров сдвига, группу мультиплексоров 5, — 5, генератор

6 тактовых импульсов, делитель 7, формирователь 8 стробирующих импульсов, элемент

HF 9, два элемента ИЛИ-НЕ 10, 11, элемент И 12, элемент ИЛИ 13, триггер 14, вход

15 задания режима устройства, выходы

16, — 16 и тестовой последовательности, вход 17 задания начальных условий.

Устройство работает следующим образом.

Сигналы с входа 17 задания начальных условий поступают на входы счетчика 1 адреса и блоков 2 памяти группы.

Данные, записываемые в счетчик 1 адреса, стробируются передним фронтом сигнала строб, а данные, записываемые в блоки памяти, стробируются сигналами ЗП/ЧТ и

BK(i) где i=1...n. Первый из этих сигналов значением нуля определяет режим записи, второй осуществляет саму процедуру записи в один из выбранных (i > блоков памяти.

Генератор 6 тактовых импульсов вырабатывает сигналы с частотой в два раза вьппе частоты смены информации на шине выходного слова, так как сдвиг информации в регистрах 3 и 4 сдвига и смена выходной информации осуществляются по переднему фронту синхроимпульсов. Сигналы синхроимпульсов с выхода генератора 6 поступают на вход делителя 7 и на входы элементов

ИЛИ-НЕ 10 и 11, которые формируют сигналы сдвига соответственно первых 4 и вторых 5 регистров сдвига, Сигнал делителя 7 (фиг. 2) стробирует синхросигналы сдвига на элементах ИЛИ-HE 10 и 11, причем в первую половину периода сигнала на выходе делителя 7 разрешено формирование синхросигналов на выходе элемента ИЛИНЕ 10, во вторую — на выходе элемента

ИЛИ-HE 11. Это соответствует попеременной работе первых и вторых регистров 3 и 4 сдвига.

Формирователь 8 стробирующих импульсов формирует стробы записи в сдвиговые регистры 3 и 4 (фиг. 2), причем строб записи в регистры 4 сдвига второй группы осуществляется по переднему фронту входного сигнала, а строб записи в регистры 4 сдвига первой группы — по заднему. Таким образом, пишется параллельная информация

55 с блоков памяти в тот регистр сдвига, который в данный полпериод сигнала (с выхода делителя 7) не сдвигает. Мультиплексоры

5, — 5„группы управляются инверсным сигналом с выхода делителя 7, тем самым пропуская на выходы 16 сначала информацию регистров сдвига первой группы, а затем с регистров сдвига второй группы.

В начальный момент значение сигнала на входе 15 устройства равно нулю, триггер 14 установлен в ноль, запрещая тем самым прохождение обобщенного сигнала с формирователя 8 через элементы ИЛИ !3 и И 12 на счетный вход счетчика адреса.

Сигнал с выхода триггера 14 запрещает также работу регистров 3 и 4 сдвига в режиме сдвига. При поступлении сигнала уровня логической единицы на вход устройства 15 триггер 14 по переднему фронту сигнала, поступающего с выхода делителя 7, устанавливается в высокий уровень, разрешая попеременную работу регистров сдвига и добавление единицы в счетчик 1 адреса после каждой записи: либо в регистры 3,— 3„ сдвига, либо в регистры 4д 4„сдвига.

Выдача информации на выход 16 начинается выдачей информации с регистров 3 —

3 z, а заканчивается выдачей информации с регистров 41 — 4„сдвига, так как триггер 14 тактируется передним фронтом с делителя 7.

Устройство для формирования тестовой последовательности, содержащее счетчик адреса, информационный вход которого является входом задания начальных условий устройства, отличающееся тем, что, с целью повышения быстродействия, в устройство введены формирователь стробирующих импульсов, делитель, триггер, генератор тактовых импульсов, два элемента ИЛИ-НЕ, элемент ИЛИ, элемент HF., элемент И, группа из и блоков памяти, две группы из п регистроз сдвига, группа из п мультиплексоров, причем выход генератора тактовых импульсов соединен с тактовым входом <елителя и с первыми входами элементов ИЛИНЕ, выход делителя соединен с входом фор,мирователя стробирующих импульсов, вторым входом первого элемента ИЛИ-НЕ, синхровходом триггера и через элемент НЕ с управляюшими входами мультиплексоров группы и вторым входом второго элемента

ИЛИ-НЕ, первые и вторые информационные входы мультиплексоров группы соединены соответственно с выходами регистров сдвига первой и второй групп, входы разрешения сдвига которых соединены соответственно с выходами первого и второго элементов ИЛИ-НЕ, первый и второй вы1262507 ходы формирователя стробируюгцих импульсов соединены соответственно с входами разрешения записи регистров сдвига первой и второй групп и первым и вторым входами элемента ИЛИ, выход которого подключен к первому входу элемента И, второй вход которого объединен с входами запрета записи регистров сдвига первой и второй групп и подключен к прямому выходу триггера, информационный вход которого соединен с входом задания режима устройства, СЮл. 9

C ds. 74

Гдя 1Г

Составитель И. Сафронова

Техред И. Верес Корректор М. Самборская

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, % — 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор В. Данко

Заказ 5429/47

Сдл b

C áà 7

С1

С2

C bi7. Ю и ддg информационные входы блоков памяти группы соединены с входом задания начальных условий устройства, выходы блоков памяти группы подключены к информационным входам регистров сдвига первой и второй групп, счетный вход счетчика адреса соединен с выходом элемента И, выход счетчика адреса соединен с адресными входами блоков памяти группы, выходы мультиплексоров группы являются выходами тестовой последовательности устройства.