Аналого-цифровое устройство для вычисления полиномиальной функции

 

Изобретение относится к автоматике и вычислительной технике. Устройство содержит вычитающий узел, цифроаналоговый преобразователь, сумматор аргумента, приоритетный блок, блок пороговых элементов, нуль-орган, h (где И - степень полинома) бло- I ков сдвига, Л сумматоров, п сумматоров приращений, шифратор, два коммутатора, приоритетный шифратор, дешифратор, блок памяти коэффициентов, блок сдвига кода функции, сумматор функции и блок синхронизации. Повыше ние быстродействия и расширение частотного диапазона обрабатьшаемых сигналов в устройстве достигается на основе обработки на каждом шаге слежения за входным сигналом его приращений , кодированных по двоичному закоS ну, формирования кодов степеней аргу (Л мента путем сдвига на код номера старшего разряда приращения, содержащего с единицу, с одновременным формированием кодов приращений степеней аргумента . 1 з.п. ф-лы, 2 ил.

СС1ОЭ СОВЕТСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

:В»

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3866868/24-24 (22) 05.03.85

{46) п7.10.86. Бюл. В 37 (71) Ордена Ленина институт кибернетики им. В.М. Глушкова (72) Л.Г. Козлов

{53) 681.335 (088.8)

{56) Авторское свидетельство СССР

9 556446,кл. G 06 F 15/32, 1977, Авторское свидетельство СССР

11 970401, нл. С 06 7 3/00, .G 06 С 7/26, 1981.

Авторское свидетельство СССР

В 744595, кл. G 06 F 15/34, 1980. (54) АНАЛОГО-ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ

ВЫЧИСЛЕНИЯ ПОЛИНОМИАЛЬНОЙ ФУНКЦИИ (57) Изобретение относится к автоматике и вычислительной технике. Устройство содержит вычитающий узел, цифроаналоговый преобразователь, сумÄÄSUÄÄ 1262530 А1 (дц 4 G 06 G 7/20 G 06P . 7/544 матор аргумента, приоритетный блок, блок пороговых элементов, нуль-орган, (где h — степень полинома) блоков сдвига, и сумматоров, и сумматоров.приращений, шифратор, два коммутатора, приоритетный шифратор, дешифратор, блок памяти коэффициентов, блок сдвига кода функции, сумматор функции и блок синхронизации. Повыше,ние быстродействия и расширение частотного диапазона обрабатываемых сигналов в устройстве достигается на основе обработки на каждом шаге слежения за входным сигналом его приращений, кодированных по двоичному закону, формирования кодов степеней аргумента путем сдвига на код номера старmего разряда приращения, содержащего единицу, с одновременным формированием кодов приращений степеней аргумента. 1 з.п. ф-лы, 2 ил.

Изобретение относится к автоматике и вычислительной технике и может найти применение в управляющих системах и гибридных вычислительных устройствах для вычисления в следящем . режиме полиномиальной функции вида у),х )= Q„õ + Q„,, (+ (2, от аналогового сигнала Х с представлением результата в цифровой форме.

Цель изобретения — повьппение быстродействия и расширение частотного

« диапазона обрабатываемых сигналов.

На фиг. 1 изображена блок-схема аналого-цифрового устройства для вычисления полиноминальной функции; на фиг. 2 — схема блока синхронизации.

Устройство (фиг.)) содержит вычитающий узел 1, цифроаналоговый преобразователь 2, сумматор 3 аргумента, приоритетный блок 4, блок 5 порого- 2р вых элементов нуль-орган 6, )1 блоков 7, 7, ..., 7„ сдвига, г) сум-! маторов 8, Я,,..., 8„, и сумматоров

9,9„,;, 9„, приращений, шифратор

10, первый 1) и второй 12 коммутаторы, приоритетный шифратор 13, дешифратор )4, блок )5 памяти коэффициентов, блок 1б сдвига кода функции, сумматор 17 функции и блок 18 синхронизации,выходы 19 кода аргумента, вход 20 аргумента, выход 21 кода функ— ции и вход 22 запуска устройства.

Блок 18 синхронизации содержит (фиг.2) генератор 23 импульсов, первый 24, второй 25, третий 26, четвер- 35 тый 27,..., () ) +1).-й 28, (и +2) -й

29,() +3)-й 30 элементы задержки, первый 31, второй 32,..., 0 -й 33, -- «, г)+1)-й 34; ()) +2} — и 35 элементы ИЛИ.

Устройство работает следующим об- 4р разом.

Дня вычисления искомой полиномиальной функции у(х) = Q, + Cl,x +О,х +

+...+ aÄx" от входного аналогового сигнала Х, который подается на вход 45

20 устройства, перед началом работы устройство устанавливается в исходное состояние, для которого обнуляются сумматор 3 аргумента, сумматоры 8„, 8,..., 8„ и сумматоры 9), 9, 9п приращений, а.в сумматор 17 функции заносится код коэффициента С1,, остальные коэффициенты D„ a, ..., Q записываются в блок 15 памяти.

Вычитающий узел 1 определяет разность й3. между входным сигналом Хс, на входе 20 и напряжением обратной связи с выхода цифроаналогового презо 1 образонателя ?, в которое преобразуется код сумматора 3 аргумента. ))апряжение рассогласования прикладыва— ется к входу нуль-органа .6, который определяет его знак, и входам блока

5 пороговых элементов, которые срабатывают при достижении напряжением разности,+ 0 порогов, на которые настроены пороговые элементы по двоичному закону: ),2,4,..., 2",..., 2 условных единиц, равных весу младшего разряда ? ", где ю — количество элементов в блоке 5, о — количество разрядов в сумматоре аргумента.

При подаче сигнала на вход 22 устройства в блоке 18 синхронизации по входу 36 запускается генератор 23 импульсов, который выдает импульсы на выходы блока )8 с соответствующей задержкой при прохождении через цепочку элементов 24,25,..., 30 задержки. По первому импульсу на тактирующем выходе 37 блока 18 нуль-орган 6 фиксирует знак напряжения рассогласования д0, а приоритетный блок 4 выделяет старший из сработавших пороговых элементов блока 5. В следующий момент времени тактовый импульс проходит через элемент 24 задержки на первый выход 38 блока 18 и далее на стробирующий вход сумматора 3 аргумента, этот же тактовый импульс проходит через элементы ИЛИ 31, 32,..., 33 блока 18 на стробирующие входы сумматоров 8,, 8,..., 8„ и сумматоров 9, 92,..., 9n приращений, на входы управления которых поступает сигнал.с выхода нуль-органа 6, настраивая эти сумматоры на выполнение операций сложения или вычитания в зависимости от знака напряжения рассогласования ло . Коды с выхода приоритетного блока 4 представляют собой приращения входного сигнала их =2 округленные до значения кратного степени двойки, эти коды добавляются

)в соответствии со знаком на выходе нуль-органа 6 сумматор аргумента .3 настраивается на сложение или вычитание по входу управления) к содержимому сумматора 3, в котором и формируется цифровой код Х „ =Х + h X входного сигнала Х в режиме слежения за этим сигналом. Шифратор 10 осуществляет шифрацию позиционного двоичногб кода приращения в код номера разряда ),к), в котором находится единица. Этот код поступает на вхо3 1262 ды блоков 7, 72 711 с.двига. В этом же такте осуществляется добавление к содержимому сумматоров 8, (для 4. -2,3,..., 1з) и сумматоров 9, приращений кодов из предыдуш11х сумматоров 8; 1, умноже11ных на прирашение и . В первом сумл1атоое 8,, в котором в дальнейшем формируется цифровойй код квадрата Х входного сиг° 2 нала, к концу этого такта получается 10 значение кода Х + XI .bX и соот2 ветственно в с. -м сумматоре 8,, н котором н дальнейшем формируется цифровой код 1.-й степени. нходного сигнала, к концу такта получается код

Х +Х Л Х. Причем умножение кодов на прйращение АХ = 2 " производится путем сдвига на блоках 7 сдвига кода

Х на К разрядон вправо. Аналогично

i-1 коды Х ° ЬХ добавляются к содер- gp жимому l-x сумматоров 9. гриращений.

Затем тактовый импульс проходит через элемент 25 задержки и через элементы ИЛИ 31-33 на выходы 39-41 блока )8 и далее на стробирующие входы 2s сумматоров 8,.8,, 8„ и суммато9 такта в первом сумматоре 8, формируется код Х + X И +(Х +hX)AХ

Х, т. е. новое значение кнадрата

2+1 входной величины, путем добавления из сумматора 3 аргумента кода (Х + hX}, умноженного на приращение A X на блоке 7, сдвига. В первом сумматоре 9, приращений код, равный приращению квадрата входной величины A X

2 2

= Х -Х = 2Х с1Х + h X . Аналогично

2+1 2 Ф в 1.-м сумматоре 8 к содержащемуся в нем коду (X +Х с)Х ) добавляется из предыдущего сумматора код (Х +Х ах},4 умноженный спомощью блока 7i, сдвига на приращение л Х, т.е. формируется код Х< +2Х ЬХ + Х Х, а в с-.м .сумматоре 9, приращений формируется

СООтВЕтСтВЕННО КОд 2Хс b Х +Х 1 hX2.

В этом же такте имт)ульс проходит через элемент ИЛИ 34 на выход 42 блока

)8 и далее на входы коммутатора 1), шифратора 13 и блока 15 памяти. В качестве mI11111paropa 13 woryx Hc11nab3o- 50 ваться",например, микросхемы К 500

ИВ165 "кодирующий элемент с приоритетом". В этом такте коммутатор 1) подключает выход приоритетного блока 4 к входу шифратора 13, который выдает на вход управления сдвигом блока 16 сдвига функции номер старшего значащего разряда приращения Х.

53О 4

На знаковый вь1хс1д коммутатора 11 коммутируется выход нуль-органа 6, т. е. на вход управления róììàòn)ë функции

17 выдается сигнал знака гриращения аргумента. В то же время из блока

15 памяти считывается код коэффициента с „которьп1, и11о11дя через блок

16 сдвига, умножается на приращение аХ и добавляется по сигналу следующего такта к содержимому сумматора функции 17, н котором формируется

ЗНаЧЕНИЕ КОДа a.,.л О1ЬХ

В следующем такте, пройдя элемент

26 задержки, тактонь1й импульс поступает через элементы ИЛИ с второго 32 по h — и 33 на выходы с 40 до 41 блока 18 и далее — на стробирующие входы сумматоров K,...,81 (кроме первого 8 ) и сумматоров 92,,911 приращений {кроме первого. 9„ ). По этому тактовому импульсу к содержимому сумма горов 8„, сумматоров приращений 9, добавляются коды предыдущих сумматоров 8, умноженные на приращение h X с помощью блоков 7, сдвига, т.е. в сумматорах 8, форлсируются коды

Х +2Х йХ+Х дХ +(Х +2Х ЬХ +

+ Х йХ, а н сумматорах 9 приращений коды ЗХ йХ +ЗХ 1Х +Х2 Ь Х

Таким образом, во втором сумматоре 82 (с =2 ) формируется код куба входной величины а но втором сумматоре 9 приращенийй код приращения куба A X. В этом å такте импульс проходит через элемент

ИЛИ 34 на выход 42 блока 18 и далее и» входы первого коммутатора )1, шифратора 13 и блока 15 памяти, а также через элемент ИЛИ 35 на выход 43 блока 18 и далее — на входы второго кс1ммутатора 12 и сумматора 17 функции, Коммутатор II подключает выход первого сумматора 9, приращений к входу пп1фратора 13, который иэ приращения квадрата Ь Х выделяет стар2 ший значащий разряд, шифрует его в виде номера позиции этого разряда и выдает его на вход управления блока

16 сдвига. Кроме того, коммутатор Il подключает выход знака первого сумматора 9 приращений к входу управления сумматора 17 функции. Одновременна с этим из блока 15 памяти считывается коэффициент с12, который, 5 1262> пройдя через блок 16 сдвига, умножается на приращение квадрата Л Х,.округленное до старшего значащего разряда, и добавляется по сигналу следующего такта к содержимому сумматора !7 функции, в котором формируется значение кода О (П,йХ >(-(,h Х . Двоичный код округленного значения квадрата ФХ формируется на выходе дешифратора 14 и с помощью второго ком- lO мутатора 12 подключаетсэ к вычитающему входу сумматора 91 приращений, где он вычитается из исходного прира2 щения квадрата Ь Х, так что в сумматоре 9 приращений получается остаток (беэ выделенного старшего значащего разряда), который сохраняется до следующего шага преобразования входного аналогового сигнала.

В течение последующих тактов первого шага в сумматорах 8 последова4 тельно формируется коды степеней Х

Х и т.д., а в сумматорах 9 приращений . — коды приращений этих стене4 ней Х, (Х и т.д. Первый коммутатор 11 последовательно подключает выходы сумматоров 9 приращений к входу шифратора 13, а знаковый выход— к входу управления сумматора функции

17. Шифратор 13 выделяет старший зна- ЗО чащий разряд соответствующего приращения и выдает номер этого разряда на вход управления сдвига блока 16 сдвига функции, на вход которого поступает считанный с блока 15 памяти соответствующий коэффициент, так, что к содержимому сумматора 17 функции добавляется произведение коэффициента на приращение соответствующей степени аргумента. Второй коммутатор 12 4О передает код старшего разряда с выхода дешифратора 14 на вход вычитания соответствующего сумматора аргумента 9, где получается остаток приращения степени (без выделенного 45 старшего значащего разряда), который используется как начальное значение для следующего шага преобразования.

Таким образом, за (v+2) такта в сумматоре 1 7 функции на первом шаге пре- 5О образования для значения аргумента

6Х формируется значение полиномиальной функции о у(ах1=а +о ах+ ..+ а д

На последующих шагах преобразования устройство работает аналогично, так что в сумматоре 3 аргумента фор3(l d мируется ((ифровой код Х, а в сумматоре функции 17 — текуший код полинома у (Х) в следящем режиме эа аналоговым сигналом Хо, поступающим на вход 20 устройства. При этом приращения h Х на каждом шаге могут существенно превосходить значения младшего разряда 2 и могут увеличиваться вплоть до старшего разряда 2 1, такие приращения обрабатываются в предлагаемом устройстве также эа (Н +2) тактов.

Максимальная частота сигналов, обрабатываемых в следящем режиме устройством, затрачивающим на каждом шаге (и+2 ) такта, определяется выражением вида

-т — <г,>

Е 2 (т+2123

1 „- частота следования тактовых импульсов, 2 — вес старшего значащего разряда, что, например, при

f,„=1 мГц, П =10 составляет

P„„W 5 кГц. где

Формула изобретения

1. Аналого-цифровое устройство для вычисления полиномиальной функции, содержащее блок синхронизации, подключенный входом к входу запуска устройства, П сумматоров (где степень полииомиальной функции) и вычитающий узел, соединенный первым входом .с .входом аргумента устройства, вторым входом †.с выходом цифроаналогового преобразователя, а выходом — с входом нуль-органа и входами блока пороговых элементов, о т л и ч а ющ е е с я тем,, что, с целью повышения быстродействия и расширения частотного диапазона обрабатываемых сигналов, в него введены сумматор аргумента, приоритетный блок, шифратор, (блоков сдвига, И сумматоров приращений, два коммутатора, приоритетный шифратор, дешифратор, блок памяти коэффициентов, блок сдвига кода функции и сумматор функции, причем выходы блока пороговых элементов соединены с информационными входами приоритетного блока, выходы которого подключены к входам шифратора и информационным входам сумматора аргумента, соединенного выходами с входами цифроаналогового преобразователя, выходами кода аргумента устройства

1262 и информационньп и входами первого блока сдвига, выходы каждого < -ro (1 4 !. 4 tl) блока сдвига подключены к суммирующим входам !.-го сумматора приращений и к информационным входам

< --го сумматора, соединенного выходами с информационными входами (i.+! )-го блока сдвига, выход шифратора подключен к входам управления сдвигом блоков сдвига, выходы приоритетного бло-1О ка и сумматоров приращений соединены с соответствующими информационными входами первого коммутатора, кодо-. вый выход которого подключен к информационному входу приоритетного шифратора, соединенного выходом с входом управления сдвигом блока сдвига кода функции и входом дешифратора, подключенного выходом к информационному входу второго коммутатора, выходы которого соединены с вычитающими входайи сумматоров приращений, выход нуль-органа подключен к знаковому разряду первого информационного входа первого коммутатора и к входам 25 управления знаком суммирования сумматоров, Сумматора аргумента и сумматоров приращений, выход блока памяти коэффициентов соединен с информационным входом блока сдвига кода функции,go подключенного выходом к информационному входу сумматора функции, соеди. ненного входом управления знаком суммирования со знаковым выходом перво. го коммутатора, а выходом — с выходом кода функции устройства, причем блок синхронизации подключен тактирующим выходом к стробирующим входам приоритетного блока и нуль-органа, первым синхронизирующим выходом — к стробирующему входу сумматора аргу530 8 мента, каждым -м 2 < < и +I! синхрониэирующим выходом — к стробирующим входам (I- — 1)-го сумматора и (<-1)-го сумматора приращений, (+2)-м синхронизирующим выходом — к управляющему входу первого коммутатора, стробирующему входу приоритетного шифратора и адресному входу блока памяти коэффициентов, а (h +3)-м синхронизирующим выходом — к управляющему входу второго коммутатора и стробирующему входу сумматора функции.

2. Устройство по п.I; о т л и ч аю щ е е с я тем, что блок синхронизации содержит (@+3 ) элементов задержки, ()i +2 ) элементов ИЛИ и генератор импульсов, подключенный входом запуска к входу блока синхронизации, а выходом — к тактирующему выходу блока синхронизации и входу первого элемента, задержки, выход которого соединен е первым синхронизирующим выходом блока синхронизации и первыми входами первых элементов ИЛИ, причем каждый -й (2 < П+1) элемент задержки подключен входом к выходу (i-I)-го элемента задержки, а выходом — к (-м входам с .1 -ro по (И +1)-й элементов ИЛИ включительно, (И+2 ) элемент задержки соединен входом с выходом (! +1)-ro элемента задержки, а выходом — с первым входом (h+2)-го элемента ИЛИ и входом (И+3)-го элемента задержки, входы и+2-го элемен †та ИЛИ подключены к выходам с третьего по (И +3)-й элементов задержки, выход каждого i-го (1 < i< И+2) элемента ИЛИ соединен с (+!) -м синхронизирующим выходом блока синхронизации.

1262530

Яий. Г

Составитель С. Казинов

Техред К.Попович

Корректор И. Шароти

Редактор А. Сабо

Подписное

Заказ 5430 48

Тираж 671

ВНИИПИ Государственного комите а СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4