Устройство микропрограммного управления
Устройство относится к области вычислительной техники и может быть использовано для реализации микропрограммного управления устройствами вычислительной техники. Целью предлагаемого изобретения является уменьшения оборудования за счет сокращения избыточности в адресной части памяти микропрограмм. Устройство содержит блок памяти микрокоманд блок памяти адресов переходов, счетчик адреса, регистр микроопераций, шифратор адреса, триггер, два элемента И, Введение шифратора адреса, триггера и двух элементов И приводит ifi к достижению цели. 3 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
927 А1 (19) (11) (S1) 4 G 06 F 9/22 описания изоБрктКНия
H А8TÎPCHOMV СВИСТЕЛ СТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3914163/24-24 (22) )8.06.85 (46) 30.11.86. Бюл. N - 44 (72) В.В.Меркулв (53) 681.3(088.8) (56) Авторское свидетельство СССР
Ф 561964, кл. G 06 F 9/22, 1977.
Авторское свидетельство СССР
Ф 1103230, кл. С 06 F 9/22, 1984.
Хассон. Микропрограмное управление. М.: Мир, 1974.
Глушков В.M. Синтез цифровых автоматов. Й.: Физматгиз, 1962. (54) УСТРОЙСТВО МИКРОПРОГРАММНОГО ,УПРАВЛЕНИЯ (57) Устройство относится к облас— ти вычислительной техники и может быть использовано для реализации микропрограммного управления устройствами вычислительной техники. Целью предлагаемого изобретения является уменьшения оборудования за счет сокращения избыточности в адресной части памяти микропрограмм. Устройство содержит блок памяти микрокоманд блок памяти адресов переходов, счетчик адреса, регистр микроопераций, шифратор адреса, триггер, два элемента И. Введение шифратора адреса, триггера и двух элементов И приводит к достижению цели. 3 ил.
1273927 2
45 log Q1I +1=k, у, 2
Y э
4
У
У6
Конс лагаемо
Изобретение относится к вычислительной технике и может бь ть использовано для микропрограммного управления устройств вычислительной техники.
Цель изобретения — сокращение объема оборудования.
На фиг.1 представлена функциональная схема устройства; на фиг.2 — пример прошивки шифратора адреса.
На фиг.1 приняты следующие обозначения: блок 1 памяти микрокоманд; регистр 2 микроопераций; счетчик 3 адреса; шифратор 4 адреса; блок 5 памяти адресов переходов; триггер 6 и элементы И 7, 8.
Сущность изобретения заключается в том, что адресные и управляющие разряды микрокоманд записаны соответственно в блоке 5 памяти адресов переходов и в .блоке 1 памяти микрокоманд. Такое разделение разрядов микрокоманд позволяет исключить нулевые (пустые) значения адресов в памяти устройства, т.е. уменьшить оборудование, необходимое для построения памяти за счет более плотной
"упаковки информации. Значение адресных разрядов блока 5 памяти адресов переходов находится в однозначном соответствии с кодом, установленным на регистре 3 (текущим адресом), т.е. Y; = y;(Х), где У; значение i-го разряда на входе блока памяти адресов переходов 5; Х— множество наборов кодов, установлен- . ных на счетчике адреса.
Шифратор адреса является функциональным преобразователем п-ðàçðÿäного кода регистра 3 адреса в 1с-разрядный код, который вместе с разрядами кода условий поступает на адресные входы блока памяти адресов переходов. При преобразовании должны быть учтены требования однозначности и оптимальности кодирования, последнее выражается формулой где Ц вЂ” число адресов переходов; число вьгходов шифратора адреса.
Устройство работает следующим образом.
В исходном состоянии на счетчике 3 адреса установлен нулевой код, на шинах условий — начальный код.
Сигналом С 1 осуществляется возбуждение блока 1 памяти микрокоманд, сигналы с выхода которого устанавливают на регистре 2 код начальной микрокоманды. Сигналом с разряда (тп+1) блока 1 памяти микрокоманд устанавливается триггер 6 в единичное состояние. Сигналом С 2 через элемент
И 7 возбуждается блок 5 памяти адресов переходов, на выходе которого при начальном коде условий на входах (k+1),...,r блока памяти появляется нулевой код, т.е. код на счетчике адреса 3 не изменяется, Сигналом С 3 триггер 6 устанавливается в нулевое состояние, и работа устройства повторяется.
Если код условий отличен от начального, сигналом с выхода элемента И 7 возбуждается блок 5 памяти адресов переходов, сигналами с выхода последнего на счетчике 3 адреса устанавливается код отличный от нулевого. При отсутствии сигналов на выходе (тп+1) разряда блока 1. памяти триггер 6 сохраняет нулевое состояние и тогда сигналом С 2 через элемент
И 8 возбуждается счетный вход счетчика 3, который увеличивает свое состояние на единицу. Таким образом, осуществляется установка кода в счетчи) ке 3 адреса сигналами с выходов блока 5 памяти адресов переходов — при наличии сигнала на выходе (тп+1) разряда блока 1 памяти микрокоманд, или увеличение кода на +1 счетчика адреса 3 — в противном случае.
Пример прошивки шифратора адреса для микропрограммного устройства, адресная часть которого равна 10 раэрядам, число адресов переходов равно 62, представлен на фиг.2.
При минимизации адресных кодов перехода были использованы известные методы минимизации переключательных функций. Аналитическая зависимость выходных функций шифратора адреса от входньгх переменных (кодов адреса регистра 3) имеет следующие выражения
Х,Х, ч ХсХ
Х,Х,ч Х,Х, V Х,Х Х Х„
Х4ч Х хах Э
Х чХ, ХпХ 1
Х,ч Х,Х,Х„. х, чххх труктивные особенности предго устройства позволяют сократить оборудование за счет более плотной упаковки информации в адресной части переходов, в чем и заключается положительный эффект при использовании устройства.
1273
Ф о р м у л а и з о б р е т е н и я
Устройство микропрограммного управления, содержащее счетчик адреса, регистр микроопераций, блок памяти 10 адресов переходов и блок памяти микрокоманд, информационные входы и с первого по m-й (m, — разрядность управляющей части микрокоманды) выходы которого соединены соответственно 15 с информационными выходами счетчика адреса и с первого по m-й информационными входами регистра микроопераций, выходы которого являются выходами микроопераций устройства, о т- 20 л и ч а ю щ е е с я тем, что, с целью сокращения объема оборудования, оно содержит первый и второй элементы И, триггер и шифратор адреса, первая и вторая группы адресных входов 25 и информационный выход блока памяти адресов переходов соединены соответ927 4 ственно с выходами шифратора адреса, с входами логических условий устройства и с информационными входами счетчика адреса, входы шифратора адреса соединены с выходами счетчикаадреса, первый вход синхронизации устройства соединен с входом записи регистра микроопераций и входом.чтения блока памяти микрокоманд, (m+1)-й выход которого соединен с входом установки в единицу триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены с вторым входом синхронизации устройства, третий вход синхронизации устройства соединен с входом установки в ноль триггера, выход первого элемента И соединен с входом записи счетчика адреса и с входом чтения блока памяти адресов переходов, выход второго элемента И соединен со счетным входом счетчика адреса, вход начальной установки устройства соединен с входом установки в ноль счетчика адреса.
1273927
Пепе винья щклтии
1б
Уб
o o
o o о
o o о о о о о о о о о о о о о т о о
o o о
О 1
1О
0 1
0 о о о о о о тб
1 О о
o o
r o
1В о о о о го о о о
r o о
23 о о о гб
r o о о о гб о
27 о гд т о о т о о о т о о о о о т т о о о о т о о о т 1
1 О о о о о о т о а о о о о бг
О 1
О 1 о о о о о о о о о бг
Риб. г
Составитель А.Афанасьев
Техред JI.Ñåðäþêoâà
Корректор Л.Пилипенко
Редактор С.Лисина
Заказ 6478/47 Тираж 671 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, И-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4
