Программируемое запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных машинах, устройствах вычислительной техники и автоматики, контроллерах и устройствах управления. Целью изобретения является расширение области применения, за счет возможности перезаписи| информации. Поставленная цель достигается введением внутренних связей между ячейками памяти либо по строкам, либо по столбцам . Это позволяет осуществлять безадресную некоординатную настройку ячеек памяти путем последовательной передачи информации от одной ячейки памяти к другой. При этом время настройки сокращается и не требуется доступ к вертикальным тинам выборки элементов памяти. 2 з.п. ф-лы. 5 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„128 219 А1 (51) 4 6 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3851711/24-24 (22) 29 ° 01.85 (46) 07.01.87. Бюл, Л» 1 (7 1) Минский радиотехнический институт (72) А.А.Добулезич (53) 681.327 (088.8) (56) Патент США 94)77452, кл. 307465, опублик. 1979.

Патент США 9 4293783, кл. 307465, опублик, 1981. (54) ПРОГРАММИРУЕМОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных машинах, устройствах вычислительной техники и автоматики, контроллерах и устройствах управления. Целью изобретения является расширение области применения за счет возможности перезаписи информации. Поставленная цель достигается введением внутренних связей между ячейками памяти либо по строкам, либо по столбцам. Это позволяет осуществлять без/ адресную некоординатную настройку ячеек памяти путем последовательной передачи информации от одной ячейки памяти к другой. При этом время настройки сокращается и не требуется доступ к вертикальным шинам выборки элементов памяти. 2 з.п, ф-лы. 5 ил.

1282219

Изобретение относится к вычисли- тельной технике и может быть использовано в электронных вычислительных машинах, устройствах вычислительной техники и автоматики, контроллерах и устройствах управления.

Цель изобретения — расширение области применени за счет возможности перезаписи информации.

На фиг. 1 изображена структурная схема программируемого запоминающего устройства на фиг. 2 — структурная

° схема ячейки памяти первой матрицы, на фиг, 3 — структурная схема ячейки памяти второй матрицы;" на фиг.- 4— функциональная схема ячейки памяти первой матрицы на фиг. 5 — функциональная схема ячейки памяти второй матрицы.

Программируемое запоминающее устройство содержит первую 1 и вторую

2 матрицы ячеек памяти. Первая 1матрица ячеек 3 памяти состоит из адресных (строковых) шин 4 и 5, по которым поступают входные напряжения Х и Х, инверторов 6, ячейки 3 памяти образуют входную матрицу И. Каждая из ячеек 3 памяти через соответстI вующие нагруэочные элементы 7 первой группы подключены к шине 8 питания и ячейкам 9 памяти второй матрицы. Ячейки 9 памяти образуют выходную матрицу ИЛИ. Первые выходы ячеек

9 памяти соединены с одними из выводов нагрузочных элементов 10 второй группы и являются управляющими выходами 11 устройства, вторые выводы нагрузочных элементов 10 подключены к шине 12 нулевого потенциала. Блок 13 управления состоит из элементов 2И

14 и 15, одни входы которых являются синхронизирующими входами, а другие управляющими входами 16 устройства. По разрядным (столбцовым) шинам 17 (Z) первой матрицы передаются сигналы промежуточных переменных Z, Zgs Z O. Ячейка 3 памяти представляет собой совокупность .ячеек XZ, (j = 1,2,3, i = 1,2). Ячейка 9 памяти представляет собой совокупность ячеек ZY (j = 1, 2, 3, k = 1 2, 3), где Y — выходные шины 11, на которых формируются выходные переменные У,.

Ячейка 3 памяти XZ1 (фиг. 2) со3 держит запоминающую часть ЗЧ; 18 и логическую часть ЛЧ 1, 19. Запоминающая часть ЗЧ; 18 предназначена для хранения кодов режимов функционирования логической части 19. Информация в запоминающую часть 18 ЗЧ; поступает из запоминающей части ЗЧ; ( предыдущей ячейки 3 памяти входной матрицы И. Информация из запоминающей части ЗЧ," ячейки XZ может быть передана в запоминающую часть ЗЧ,„+

Л последующей ячейки XZ; . Запоминающие части ЗЧ„ -ЗЧ; строки ячеек

ХЕ;, -XZ; образуют горизонтальную последовательную сдвиговую струк-туру (сдвиговый регистр), сдвиг в,которой производится под действием синхросигнала записи информации, поступающего с выхода элемента 2И 14. Информация в первую ячейку ХЕ гориу< зонтального сдвигового регистра заносится с шины 4 для прямого значения входной переменной Х; при наличии управляющего сигнала — сигнала разрешения записи V1 и внешнего синхронизирующего сигнала С на входе 16.

Информация с выхода последней ячейки 3 XZ э (фиг. 1) далее не передается.

С помощью запоминающей части ЗЧ" !

18 можно установить следующие режи мы работы соответствующей ей логической части ЛЧ, 19.

Режим "0" — установить на выходе

ЛЧ," (на шине ZI ) состояние логического нуля. Режим "1" ; установить на выходе ЛЧ, „ состояние логической

35 единицы. Режим связи с Х; — установить логическую связь между первым, входом логической части ЛЧ (шиной

Х; 5) и выходом логической части ЛЧ;

13 (шиной 2 ). Режим связи с Х вЂ” ус3 1 тановить логическую связь между вторым входом логической части ЛЧ; (шириной Х 4) и выходом логической час ти ЛЧ," (шиной Z. ) . !

Для кодирования четырех упомянутых режимов достаточно иметь в запоминающей части ЗЧ два однобитовых запоминающих элемента (два триггера).

Логическая часть 19 состоит из комбинационных схем, и предназначена для реализации режимов, задаваемых запоминающей частью 18.

Ячейка 9 ZY выходной матрицы

ИЛИ (фиг. 3) содержит запоминающую часть ЗЧ 20..и логическую часть

ЛЧ „ 21. Запоминающая часть предназначена для хранения кодов режимов функционирования логической части, Информация в запоминающую часть ЗЧ::, 1282219 поступает из запоминающей части ЗЧ

),М-1 предыдущей ячейки памяти выходной матрицы ИЛИ. Информация из запоминающей части ЗЧ „ ячейки ZY, передается в запоминающую часть ЗЧ последующей ячейки выходной матрицы.

Запоминающие части ЗЧ, -ЗЧ„ столбца ячеек ZY -ZY образуют вертикальJ J ную последовательную сдвиговую струков туру (сдвиговый регистр). Сдвиг информации производится под действием синхросигнала, поступающего с выхода элемента 2И 14. Информация в первую ячейку вертикального сдвигового ре1 гистра заносится с первой столбцовой шины промежуточной переменной Z, при наличии сигнала разрешения записи W2 (управляющего сигнала) и внешнего синхронизирующего сигнала С. Информация с выхода последней ячейки регистра (ЕУ з для фиг. 1) далее не передается.

С помощью запоминающей части ЗЧ

20 можно установить следующие режимы работы соответствующей ей логической части ЛЧ „ 21.

Режим связи "0" — установить на выходе ЛЧ, состояние логического нуля, Режим связи с Z — установить логическую связь входа логической части ЛЧ „ (шиной ZJ 17). Для кодирования упомянутых режимов в запоминающей части достаточно иметь один однобитовый запоминающий элемент (один триггер). Логическая часть 35 состоит из комбинационных схем и предназначена для реализации режимов задаваемых запоминающей частью.

Ячейка 3 матрицы И, функциональная схема которой изображена на фиг. 4, "0 содержит запоминающую часть из первого 22 и второго 23 двухступенчатых синхронизируемых D-триггеров и логическую часть из комбинационной схемы

2И-ИЛИ 24, вход которой построен по 45 схеме с открытым коллектором. Ячейка

9 матрицы ИЛИ (фиг. 5) включает запоминающую часть — триггер 25 и логическую часть из комбинационной схемы И 26. 50

Настройка запоминающего устройства заключается в занесении в запоминающие части ЗЧ," -ЗЧ „ ячеек XZ "—

ZY соответствующих астроечньй ко- 55

JK дов. Запись настроечных кодов в матрицы И производится при наличии одного из управляющих сигналов (сигна- ла разрешения записи). При этом информация, поданная на входы устройства, записывается в запоминающие части ЗЧ; первых ячеек 3 XZ каж1) дой строки. Одновременно происходит сдвиг информации вправо на 1 разряд вдоль каждой строки ячеек матрицы И в каждой горизонтальной сдвиговой структуре. После шести тактов записи настроечная информация в матрице И полностью обновляется.

Принимаем следующее кодирование режимов работы логической части матрицы И. "00 — режим выдачи логического нуля На выход ЛЧ (на шину ZJ 17)

"01"-- режим логической связи шины

Х> и Z, "10" — режим логической связи шины X и Z„, "11" — режим выдачи логической единицы на выход логической части (на шину Z 17) ЛЧ ячей1,1 ки XZ

Если нижнюю строку ячеек матрицы

И XZz (j = 1, 2, 3) настроить кодом "11" на режим логической единицы на выходе, то состояние столбцовых шин Z,,j = 1, 2, 3 определяется состоянием ячеек верхней строки XZ<„

1, 2, 3 матрицы И. Так, если ячейка XZ JJ настроена на режим ) 0" (код настройки "00" ), то на шине Z имеется логический ноль. Зафиксированное состояние столбцовых промежуточных шин матрицы И можно переписать в ячейки 9 первой строки матрицы ИЛИ, т.е ° ячейки ZYJ,, j 1, 2, 3. Для этого необходимо подать другой сигнал разрешения записи W2=1 и внешний синхронизирующий сигнал С=1 (при отсутствии сигнала разрешения записи W1=0). Информация со столбцовых шин Z записывается в запоминаюJ щие части ЗЧ, 20 (фиг. 3) первых ячеек ZY каждого столбца ячеек вы,1! ходной матрицы ИЛИ. Одновременно происходит сдвиг информации в;.из на один разряд вдоль каждого столбца ячеек матрицы ИЛИ. После такта записи в ячейках ZYJJ, .j=1, 2, 3, хранится информация, зафиксированная на шинах

Z, j = 1, 2, 3. Для полной сменъ| информации в матрице ИЛИ необходимо три цикла обновления, на каждом из которых полностью обновляется информация в первой строке матрицы И. IIocле настройки матрицы ИЛИ окончательно перенастраивается матрица И по входным сигналам на шинах Х и при

W1=1, W2=0 C-=1.

Как уже отмечалось, необходимо выполнить шесть тактов записи в мат1282219

Формула изобретения

1. Программируемое запоминающее устройство, содержащее первую и вторую матрицу ячеек памяти, блок управления записью информации, нагрузочные элементы первой и второй групп, инверторы, входы которых подключены

55 рицу И, так как каждая ячейка 3 мат1- рицы И содержит в своей запоминающей части два однобитовых запоминающих элемента. В целом настройка запоминающего устройства (фиг. 1) производится за 27 тактов записи (тактов сдвига информации в последовательных регистрах): 27=(6+1)+(6+1)+(6+1)+6.

Для программирования запоминающего устройства m входами, п выходами и р разрядными шинами время настройки (программирования) Т„ выражается в количестве тактов сдвига формулой

Т =(2р+1/и+2р=2р/n+1)+n и не зависи г от числа входов m.

Устройство функционирует следующим образом.

Логический уровень сигнала 2,„ на разрядной шине 17 первой матрицы И определяется режимами работы подключенных к ней своими выходами ячеек

XZ " и задается формулой Z =,Л Х;, Ц 1-t 2 3 причем R,=Х, если ЗЧ =01, если ЗЧ„" =

=10 X(=Х;, ХI=О, если ЗЧ1 =О, Х;=1, если ЗЧ, = 11.

Например, если ЗЧ и =00 и ЗЧ = 10, то Z =Х Х; если ЗЧ, =О и ЗЧд = 11, то Z =О 1 =О, если ЗЧ = 11 и

ЗЧ = 01, то Z>= 1 Х =Х . 30

Таким образом, с помощью матрицы

И (матрицы конъюнкций) можно сформировать на разрядной шине 17 значение произвольного темпа входных переменных Х и констант О и 1. Логический

1 уровень на горизонтальной выходной шине Y определяется режимами работы подключенных к ней своими выходами ячеек ZY матрицы ИЛИ и задается формулой Yк = V Z 3 причем Z) =Z, 40

1=1д з 3 ) ) В если ЗЧ „= 1, если ЗЧ „= 0, Е„ =О.

Напрймер, если ЗЧ = 1, ЗЧ, = 1, ЗЧ, = 1, то 7,=Z +Z +Z; если ЗЧ, =-О, ЗЧ =О, ЗЧ =1, то Y<=Е, если ЗЧ„ =

Ор ЗЧру Оу ЗЧ О» то Ъ Ое

В итоге программируемое запоминающее устройство позволяет получить систему булевых функций, представленных в дизъюнктивной нормальной форме.

50 к одним адресным шинам первой матрицы ячеек памяти, первым входом соответствующих ячеек памяти и являются адресными входами устройства, выходы инверторов подключены к другим адресным шинам матрицы ячеек памяти и вторым входам соответствующих ячеек памяти, первые выходы ячеек памяти первой матрицы подключень к первым выводам соответствующих на- грузочных элементов первой группы и первым входам ячеек памяти второй матрицы, первые выходы ячеек памяти второй матрицы подключены к первым выводам соответствующих нагрузочных элементов второй группы иявляются выходами устройства, входы блока управления записью информации являются управляющими входами устройства,о т л ич а ю щ е е с я тем, что, с целью расширения области применения за счет возможности перезаписи информации, вторые выводы нагрузочных зле ментов первой и второй групп подключены соответственно к шине питания и шине нулевого потенциала, в каждой строке первой матрицы третий вход каждой ячейки памяти, кроме первой, 1 соединен с вторым выходом предыдущей ячейки памяти, третий вход первой ячейки памяти подключен к одной из адресных шин, в каждом столбце второй матрицы второй вход каждой ячейки памяти, кроме первой, подключен к второму выходу предыдущей ячейки памяти, второй вход первой ячейки памяти соединен с выходами соответствующих,ячеек памяти первой матрицы, третьи входы ячеек первой и второй матриц соединены соответственно с первым и вторым выходами блока управления записью информации.

2, Устройство по п. 1 о т л и ч а ю щ е е с я тем, что каждая ячейка памяти первой матрицы состоит из первого и второго D-триггеров и элемента 2И-ИЛИ, выход которого является третьим выходом ячейки памяти, первый и второй входы элемента 2И-ИЛИ являются первым и вторым входами ячейки памяти, третий и четвертый входы элемента 2И-ИЛИ соединены с выходами D-триггера, первые входы которых являются третьим входом ячейки памяти, вторые входы Dтриггеров являются вторым выходом ячейки памяти.

7 l2822)9 8

3. Уст о рйствопоп. 1, отли†ходом ячейки памяти, первый вход ч а ю щ е е с я тем чт к то каждая D-триггера является вторым входом ячейка памяти второй матрицы состо- ячейки памя памяти, второ вход -трнгй ит иэ Э-триггера и элемента И, выход гера является третьим выходом ячейЭ-триггера подключен к первому вхо- 5 ки памяти, выход элемента И являетду элемента И и является первым вы- ся вторым выходом устройства.

1282219

Х!

Xi

Составитель Л.Амусьева

Редактор Е.Папп Техред В.Кадар Корректор М,Щароши т.

Заказ 7276/52 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4