Устройство для контроля блоков памяти

 

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля работы запоминающих устройств. Цель изобретения - повышение надежности устройства. Устройство содержит три мультиплексора, генератор iпсевдослучайных сигналов, два регистра сдвига, блок сравнения, счетчик и блок управления . Контроль блока памяти заключается в последовательной записи по каждому адресу кодов, сформированных с помощью генератора псевдослучайных сигналов, с последующим их считыва- j нием и сравнением. 2 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (g 4 С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ !;; ц ф(. : 5 Ф9

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ . ПАМЯТИ ! (57) Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля работы запоминающих устройств. Цель изобретения — повышение надежности устройства. Устройство содержит три мультиплексора, генератор псевдослучайных сигналов, два регистра сдвига, блок сравнения, счетчик и блок управления. Контроль блока па1яти заключается в последовательной записи по каждому адресу кодов, сформированных с помощью генератора псевдослучайных сигналов, с последующим их считыванием и сравнением. 2 ил. (21) 3896579/24-24 (22) 13.05.85 (46) 15.01.87. Бюл. В 2 (72) В.Н.Шуть, С.П. Краско, Ф.П.Грицай, Б.К.Альмяев и В.Н.Ярмолик (53) 681.327 (088.8) ,(56) Авторское свидетельство СССР ,У 1001180, кл. G 11 С 29/00, 1980.

Авторское свидетельство СССР

Н 1231540s кл. С 11 С 29/00, 1984.

„„SU„„> 283858 А 1

1 128385

Изобретение относится к вычислил тельной технике и может быть использовано в аппаратуре контроля работы запоминающих устройств.

Цель изобретения — повышение на5 дежности устройства.

На фиг.1 изображена структурная схема устройства для контроля блоков памяти; на фиг.2 — структурная схема блока управления. f0

Устройство для контроля блоков памяти содержит блок 1 управления, первый 2, второй 3 и третий 4 мультиплексоры, генератор 5 псевдослучайных сигналов, первый 6 и второй 7 регист- 1 ры сдвига, блок 8 сравнения и счетчик 9.

Блок 1 управления имеет выходы

10-14.

Устройство подключается к блоку 15 20 памяти.

Блок 1 управления содержит задающий генератор 16 импульсов, выход которого соединен со входом делителя

17 частоты и входом элемента 18 за- 25 держки, делитель 19 частоты, соединенный с выходом делителя 17 и одним из входов элемента И 20, другой вход которого соединен с выходом элемента

НЕ 21, Выход делителя 19 соединен 30 также с одним из входов элемента И 22.

Через кнопку 23 вход 24 сброса на ноль делителя 17 и вход 25 сброса в единичное состояние делителя 19 подключены к шине 26 нулевого потенциала.

Устройство для контроля блоков памяти работает следующим образом.

Перед началом проверки нажатием .кнопки 23 на вход 24 делителя 17 и вход 25 делителя 19 подается сигнал 40 логического нуля и на выходе делителя 17 устанавливается логический нуль а на выходе делителя 19 — логическая единица.

По сигналу с выхода 12 блока 1 в счетчик 9 заносится первый адрес. С выходов счетчика 9 параллельный код поступает на адресные входы контролируемого блока 15 памяти. Сигналом

"логическая единица" с выхода 11 бло- 0 ка 1 блок 15 памяти переводится в режим записи. На выходе 10 блока 1 управления формируется логический ноль.

По этому сигналу мультиплексор 2 подключает выходы регистра 6 к информационным входам блока 15 памяти, мультиплексор 3 соединяет выход старшего разряда регистра 6 со входом последовательной записи этого регистра, а

8 2 мультиплексор 4 подключает генератор

5 к входу последовательной записи регистра 7.

Таким образом, по первому адресу в блок 15 памяти запишется какой-то случайный код из регистра 6. Далее по сигналу с выхода 12 блока 1 управления, содержимое счетчика 9 увеличивается на единицу, а по сигналу с выхода 13 блока 1 управления в регистре

6 происходит циклический сдвиг на один разряд, В младший разряд регистра 7 записывается логическая "1" или логический "0" с генератора 5. При этом содержимое старшего разряда регистра 7 теряется. В блок 15 памяти по второму адресу записывается код .из регистра 6. В такой последовательности заполняются первые k адресов.

k+1-й сигнал с выхода 12 блока 1 управления записывает в счетчик 9

k+1-й адрес.

На выходе делителя 17 блока 1 появляется сигнал логической единицы.

На выходе 10 блока 1 формируется логическая "1", По этому сигналу выход старшего разряда регистра 7 через мультиплексор 4 соединяется с входом последовательной записи этого регистра, а вход последовательной записи регистра 6 соединяется с выходом генератора 5 через мультиплексор 3, За предыдущие k тактов работы в регистр

7 был записан новый случайный код.

Он записывается по k+1 му адресу в блок 15 памяти. По k+2-му адресу записывается сдвинутый циклический на один разряд код регистра 7, т.е, через каждые тактов работы регист,ры 6 и 7 меняются местами: когда одцн. заполняется, в другом происходят циклические сдвиги и запись из него кодов в блок 15 памяти и наоборот.

Операция записи продолжается до полного заполнения блока 15 памяти.

После окончания записи на выходе делителя 19 появляется сигнал логического нуля и этот сигнал с выхода

11 блока 1 переводит блох 15 памяти в режим считывания. Сигналом с выхода

12 блока 1 в счетчик 9 заносится первый адрес. На выходе делителя 17 сигнал логического нуля. Этим сигналом выход старшего разряда регистра 6 соединяется через мультиплексор 3 со входом последовательной записи этого регистра. По фронту сигнала с выхода

14 блока 1 производится параллельная запись k-разрядного кода с выходов блока 15 памяти в регистр 6, а по сигналу с выхода 13 блока 1 — циклический сдвиг на один разряд. Элемент

18 задержки необходим для того, чтобы сигнал сдвига поступал с задержкой относительно сигнала параллельной записи регистра 6. Затем по си ;налу с выхода 12 блока 1 в счетчик 9 ! заносится следующий адрес и произво дится считывание из блока 15 памяти 10 кода по этому адресу. Блок 8 сравнения производит сравнение кодов с выходов блока 15 памяти и с выходов регистра 6. При правильной работе блока 15 памяти коды должны быть равны. 15

Если произошло нарушение правильности работы блока t5 памяти, то коды будут различаться и на выходе блока 8 сравнения сформируется сигнал "Неисправность . 20

Такая последовательность проверки выполняется до считывания по всем адресам.

Такой контроль производится многократно и заканчивается через заданное 5 время.

Формула изобретения

Устройство для контроля блоков памяти, содержащее первый мультиплексор, выход которого является информационным выходом устройства, блок управления, первый выход которого подключен к управляющему входу перво- 35

ro мультиплексора, а второй является управляющим выходом устройства, счетчик, вход которого подключен к трео

1283858

4 тьему выходу блока управления, блок сравнения, одни из входов которого являются информационными входами устройства, а выход блока сравнения является контрольным выходом устройст-. ва, генератор псевдослучайных сигналов, о т л и ч а ю щ е е с я тем, I что, с целью повышения надежности устройства, в него введены первый и второй регистры сдвига и второй .и третий мультиплексоры, причем управляющие входы второго и третьего мультиплексоров подключены к первому выходу блока управления, четвертый выл ход кбторого соединен с управляющим входом второго регистра сдвига и первым управляющим входом первого ре гистра сдвига, второй управляющий вход которого подключен к пятому выходу блока управления, выход генератора псевдослучайных чисел. соединен с первыми информационными входами второго и третьего мультиплексоров, вторые информационные входы которых соединены соответственно с одними иэ выходов первого и второго регистров сдвига, входы последовательной записи которых подключены соответственно к выходам второго и третьего мультиплексоров, вход параллельной записи первого регистра сдвига соединен с информационным входом устройства, выход первого регистра сдвига подключен к другим входам блока сравнения, информационные входы первого мультиплексора соединены с выходами регистров сдвига, выход счетчика является адресным выходом устройства.

1283858

Составитель В. Рудаков

Техред А. Кравчук

Редактор А.Ревин

Корректор М. Максимишинец

Заказ 7450/52 Тираж 589, Подписное

ВНИИПИ Государственного .комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæãoðoä, ул. Проектная, 4