Постоянное запоминающее устройство с самоконтролем

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении постоянных запоминающих устройств. Цель изобретения - повьппение надежности постоянного запоминающего устройства с самоконтролем. Устройство содержит регистр 1 адреса, накопитель 2, адресньй вход 3, счетчик 4, дешифратор 5, генератор 6 импульсов, элемент И 7, блок 8 декодирования, выход 9, блоки 10 и 11 элементов И, регистры 12 и 13, коммутаторы 14, сумматор 15 по модулю два, выход 16 и блок 17 сравнения. Накопитель содержит несколько блоков, хранящих информацию, и один блок, хранящий суммы по модулю два всех одноименных ячеек информационных блоков. С входа 3 адресный код поступает на регистр 1 (младшая часть) и на счетчик 4 (старшая часть). Дешифратор 5 выбирает блок накопителя 2, к которому происходит обращение. Считанное слос $ (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCH0IVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3952274/24-24 (22) 11.09.85 (46) 23.01.87. Бюл. № 3 (72) А.С. Горбенко и В.И. Николаев (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

¹ 746744,,кл. G 11 С 29/00, 1980.

Авторское свидетельство СССР

¹ 1157575, кл. G 11 С 29/00, 1984. (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано при построении постоянных запоминающих устройств.

Цель изобретения — повышение надежности постоянного запоминающего уст„„SU„„1285538 А1 ройства с самоконтролем. Устройство содержит регистр 1 адреса, накопитель 2, адресный вход 3, счетчик 4, дешифратор 5, генератор 6 импульсов, элемент И 7, блок 8 декодирования, выход 9, блоки 10 и 11 элементов И, регистры 12 и 13, коммутаторь. 14, сумматор 15 по модулю два, выход 16 и блок 17 сравнения. Накопитель содержит несколько блоков, хранящих информацию, и один блок, хранящий суммы по модулю два всех одноименных ячеек информационных блоков. С входа

3 адресный код поступает на регистр

1 (младшая часть) и на счетчик 4 (старшая часть). Дешифратор 5 выбирает блок накопителя 2, к которому происходит обращение ° Считанное сло1285538 во при отсутствии ошибки поступает через коммутатор 14 на выход 16.

При наличии ошибки блок 8 вырабатывает сигнал, по которому в регистре

13 сохраняется считанное слово, а в регистре 12 — адрес блока накопителя 2 (старшие разряды адреса). Од- новременно по сигналам с выхода генератора 6 счетчик 4 начинает последовательно изменять свое состояние, обеспечивая обращение ко всем блоИзобретение относится к цифровой вычислительной технике, в частности к запоминающим устройствам.

Цель изобретения — повышение надежности устройства.

На чертеже представлена структурная схема запоминающего устройства с самоконтролем.

Устройство содержит регистр 1 адреса, накопитель 2, разделенный на (n+1) блоков памяти, и из которых предназначено для хранения рабочей информации совместно с контрольными .разрядами, необходимыми для обнаружения ошибки, а (п+1)-й блок памяти предназначен для хранения информации, представляющей собой поразрядную сумму по модулю два слов, хранящихся по совпадающим адресам в различных блоках памяти. Устройство также содержит адресный вход 3, счетчик 4, используемый при отсутствии ошибок в качестве регистра старших разрядов адреса, определяющих номер конкретного блока памяти в накопителе 2 с помощью дешифратора 5, генератор 6 импульсов, элемент И 7, блок .8 декодирования, выход 9, блоки 10 и 11 элементов И, регистры 12 и 13, коммутатор 14, сумматор 15 по модулю два, выход 16 и блок 17 сравнения .

Устройство работает следующим образом.

На вход 3 устройства от ЗВМ поступает адрес выбираемого слова, при- 35 чем старшие разряды адреса подаются на входы счетчика 4, который при отсутствии ошибок работает как регистр старших разрядов адреса. С помощью кам накопителя 2 по адресу, хранящемуся в регистре 1. Считываемая информация суммируется в сумматоре.

Считывание происходит до тех пор, пока состояние счетчика 4 не сравняется с кодом, хранящимся в регистре

12, о чем свидетельствует сигнал на

l выходе блока 17. При этом слово из регистра 13 поступает в сумматор 15 и осуществляется коррекция ошибки. ,1 ил. дешифратора 5 выбирается конкретный блок памяти в накопителе 2, Младшие разряды адреса поступают в регистр

1 и определяют выбор конкретной ячейки внутри блока памяти. Считанное слово с информационных выходов накопителя 2 поступает на коммутатор 14 и блок 11 элементов И.

Нулевой сигнал с выхода блока 8 декодирования блокирует прохождение импульсов через элемент И 7 на счетный вход счетчика 4, на сумматор 15 и на управляющий вход блока 17 сравнения. Этот же сигнал разрешает прохождение считываемого слова через элементы И блока 11 на регистр 13.

Однако через коммутатор 14 информация с выхода регистра 13 на сумматор

15 не проходит, так как на управляющий вход коммутатора 14 с выхода блока 17 сравнения поступает нулевой сигнал. Формирование этого сигнала обеспечивается отсутствием управляющих сигналов на входе блока 17 с выхода элемента И 7, закрытого нулевым сигналом с выхода блока 8 декодирования. Через коммутатор 14 на вход сумматора 15 поступает считанное из накопителя 2 слово, которое просто передается на выход 16 устройства и на блок 8 декодирования.

При отсутствии ошибок в считанном слове единичный сигнал прерывания на выходе 9 отсутствует. Нулевой сигнал с выхода блока 8 декодирования, кроме того, обеспечивает прохождение адреса блока памяти с выхода счетчика 4 через элементы И блока 10 на регистр 12, но так как блок 17 срав1285538

Импульсы, поступающие на счетный вход счетчика 4 через элемент И 7, 45 обеспечивают формирование адресов (j+1), (j+2)-го и т.д. до (и+1)-го блоков памяти. После переполнения счетчик обнуляется и далее продолжает считать, выбирая 1,2,..., (j-1)-й 50 блоки. памяти. Импульсы с выхода элемента И 7 поступают на блок 17 сравнения, где сравнивается содержимое счетчика 4 и регистра 12, а также на управляющий вход сумматора 15, 55 в котором выполняется поразрядное суммирование по модулю два содержимого одноименных ячеек всех блоков памяти до (j-1)-ro включительноДрс-.

Постоянное запоминающее устройствос самоконтролем, содержащее нако" питель, адресные входыпервой группы которого подключены к выходу первого регистра, входы которого являются адресными входами первой группы устройства, адресные входы второй группы накопителя подключены к выходам дешифратора, вход которого подключен к выходу счетчика, установочные входы которого являются адресными входами второй группы устройства, нения блокирован нулевым сигналом по управляющему входу, то этот адрес в дальнейшем не используется.

Аналогично происходит считывание других слов из накопителя 2 при отсутствии ошибок.

При обнаружении ошибок в считанном слове, например, при обращении к j-му блоку памяти, блок 8 декодирования выдает единичный сигнал на 10 выход 9 устройства и вычислительный процесс в ЭВМ приостанавливается.

Этот же единичный сигнал разрешает прохождение импульсов от генератора 6 через элемент И 7 на счетный 15 вход счетчика 4. Счетчик йереводится в режим счета, причем за начальную установку принимается значение содержимого счетчика в момент обнаружения ошибкн, т.е. номер j-ro блока 20 памяти. На вход 3 устройства новый адрес от ЭВМ не поступает, так как вычислительный процесс приостановлен, поэтому в регистре t продолжает храниться адрес той ячейки j-го блока25 памяти, при обращении к которой обнаружена ошибка. Единичный сигнал с выхода блока 8 декодирования поступает на запрещающий вход элементов И блока 10 и 11, запрещая тем самым прием новой информации в регистры

12 и 13. Таким образом, в регистре

12 в момент обнаружения ошибки и в процессе дальнейшей коррекции хранится адрес j-го блока памяти, а в регистры 13 — считанное нз накопителя

2 слово, в котором обнаружена ошибка.

При коррекции ошибки, независимо от того, вызвано ее появление отка- Щ зом или сбоем, устройство работает следующим образом. ле суммировани;. содержимого ячейки (j-1)-го блока памяти с ранее накопленной суммой в сумматоре 15 формируется код коррекции, содержащий единичную информацию в корректируемых разрядах. Для получения кода слова, не содержащего ошибки, код коррекции необходимо поразрядно суммировать по модулю два с искаженным значением считанного слова. С приходом очередного импульса счета с выхода элемента И 7 в счетчике 4 формируется адрес очередного, т.е ° j-ro, блока памяти и происходит обращение к ячейке памяти j-го блока накопителя 2. Кроме того, адрес j-го блока памяти сравнивается в блоке 17 сравнения с содержимым регистра 12 по управляющим сигналам, поступающим с генератора 6 через элемент И 7. Поскольку коды сравниваемых слов совпадают, на выходе блока 17 сравнения формйруется единичный сигнал, который поступает на коммутатор 14.- Этот сигнал запрещает прохождение считанного слова из j-го блока накопителя

2 на вход сумматора 15, вместо него на вход сумматора поступает код слова, содержащего ошибку, с выхода регистра 13 В сумматоре 15 и происходит коррекция ошибки путем сумми-. рования кода слова и кода коррекции.

Полученное истинное значение слова поступает в блок 8 декодирования, на выходе которого формируется нулевой сигнал. Этот сигнал подается на выход 9 устройства для .организации продолжения вычислительного процесса в ЭВМ, блокирует прохождение импульсов от генератора 6 через элемент

И 7 и разрешает прохождение информации через элементы И блоков 10 и. 11.

Таким образом, выполняется исправление всех обнаруженных ошибок.

Формула изобретения

1 285538

Составитель С. Шустенко

Техред Л.Олейник

Корректор N. Демчик.

Редактор А.БМшкина

Заказ 7532/54

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, E-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. ужгород, ул. Проектная, 4 тактовый, вход счетчика подключен к первому входу сумматора по модулю два и к выходу элемента И, первый и второй входы которого подключены соответственно к выходу генератора импульсов и к выходу блока декодирования, вход которого подключен к выходу сумматора по модулю два и является информационным выходом устройства, отличающееся тем, что, с целью повьппения надежности устройства, оно содержит второй и третий регистры, первый и второй блоки элементов И, блок сравнения и коммутатор, первый информационный вход которого подключен к выходу накопителя и к первому входу второго блока элементов И, второй вход и выход которого подключены соответственно

J к выходу блока декодирования и входу третьего регистра, выход которого подключен к второму информационному входу коммутатора, выход и третий вход которого подключены соответственно к второму входу сумматора по модулю два и выходу блока сравнения, первый вход которого подключен к выходу второго регистра, вход которого подключен к выходу первого блока элементов И, первый вход которого подключен к выходу блока декодирования, второй вход первого блока элементов

И подключен к выходу счетчика и второму входу блока сравнения, третий вход которого подключен к выходу элемента И, выход блока декодирования является управляющим выходом .устройства.