Микропрограммное устройство управления

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных системах, а также терминальной аппаратуре. Целью изобретения является повышение надежности работы устройства за счет стробирования уровней входных сигналов и их длительности. С этой целью в устройство , содержащее два мультиплексора 8 и 9 условий, мультиплексор 10 команды, мультиплексор 14 адреса, регистр 12 адреса, регистр 13 условий , формирователь 15 адресов микгрокоманд, блок 19 памяти микрокоманд, элемент ИЛИ 1I, два элемента И 2I и 22, элементы 18.1 и 18.2 задержки, схему 16 сравнения и блок 20 синхронизации , введены три компаратора уровней, третий элемент И и второй - элемент задержки. 8 ил. S . (Л с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ, РЕСПУБЛИН (19) (11) (51) 4 (06 F 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A BTOPCHOMV СВИДЕТЕЛЬС7ВУ!

f

2

23

23

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3952806/24-24 (22) 06.09.85 (46) 07.03.87. Бюл. Р 9 (72) И.Ю.14ирецкий и Г.В.Пыжов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

11 - 640294, кл. G 06 F 9/22,,!976.

Авторское свидетельство СССР

1(- 1176328, кл. G 06 F 9/22, 1985. (54) 11ИКРОПРОГРАИ1ЯОЕ УСТРОЙСТВО

УПРАВЛЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных системах, а также терминальной аппаратуре. Целью изобретения является повышение надежности работы устройства за счет стробирования уровней входных сигналов и их длительности. С этой целью в устройство, содержащее два мультиплексора 8 и 9 условий, мультиплексор

10 команды, мультиплексор 14 адреса, регистр 12 адреса, регистр 13 условий, формирователь 15 адресов микрокоманд, блок 19 памяти микрокоманд, элемент ИЛИ 11, два элемента И 2! и

22, элементы 18.1 и 18.2 задержки, схему 16 сравнения и блок 20 синхро низации, введены три компаратора уровней, третий элемент И и второй

- элемент задержки. 8 ил.

1295393

3S

Изобретение относится к автоматике и вычислительной технике и может быть использдвано в цифровых вычислительных системах, а также терминальной аппаратуре.

Целью изобретения является повышение надежности работы устройства за счет стробирования уровней входных сигналов и их длительности.

На фиг.1 изображена функциональная схема микропрограммного устройства управления; на фиг.2 — функциональная схема блока синхронизации; на фиг.3 — функциональная схема формирователя адресов микрокоманд; на фиг. 4 — схема определения адреса следующей микрокоманды; на фиг.5— таблица истинности схемы определения адреса следующей микрокоманды; на фиг.б — формат микрокоманды; на фиг.7 — временные диаграммы, иллюстрирующие работу устройства; на фиг. 8 — функциональная схема схемы сравнения.

Микропрограммное устройство управления (фиг.1) имеет первый 1 и второй 2 входы логических условий, вход

3 кода команды, вход 4 начальной установки и содержит первый 5, второй

6 и третий 7 компараторы уровней, первый 8 и второй 9 мультиплексоры условий, мультиплексор 10 команды, элемент ИЛИ 11, регистр 12 адреса и регистр 13 условий, мультиплексор 14 адреса, формирователь 15 адресов микрокоманд, схему 16 сравнения, первый элемент И 1/, первый 18,1 и второй 18.2 элементы задержки, блок 19 памяти микрокоманд, блок 20 синхронизации, второй 21 и третий 22 элементы И, выход 23 микрооперации.

Блок синхронизации (фиг.2)имеет вход 24 управления режимом, вход 25 запуска и содержит счетный триггер

26, элемент 27 задержки, первый 28 и второй 29 мультиплексоры, первый

30, второй 31, третий 32 и четвертый

33 генераторы импульсов, первый 34 и второй 35 элементы ИЛИ и второй 36 и первый 37 выходы.

Формирователь адресов микрокоманд (фиг.3) имеет вход 38 управления адресным переходом, вход 39 признаков перехода, вход 40 начальной. установки, первый 41 и второй 42 информационные входы, вход 43 синхронизации и содержит первый 44 и второй 45 элементы И, первый 46, второй 47 и третий 48 триггеры, регистр 49 команд, схему 50 определения адреса следующей микрокоманды, регистр 51 адреса и.выход 52.

Схема определения следующего ад— реса (фиг. 4 и 5) имеет адресные входы 53.0 — 53.6, входы 54.0 — 54.7 команды, выход 55 записи в регистр

49 команд, с первого по девятый мультиплексоры 56-64, девять элементов

2И-ИЛИ 65, элемент И бб, входы 67

70, соответствующие выходам регистра 49 команд, входы 71 — 73 признаков, соответствующие выходам триггеров 46 — 48, .входы 74 — 82, соответствующие выходам регистра 51 адреса, вход 83 начальной установки, соответствующий входу 40 начальной установки на функциональной схеме формирователя 15 (фиг.3), и выходы 84

92.

В таблице (фиг.5), иллюстрирующей работу схемы 50 определения адреса следующей микрокоманды, символом

"0" ("I") обозначен уровень сигнала на адресном входе или на выходе схемы 50, символ Х соответствует безразличному состоянию адресного входа.

Символу соответствует единичный уровень в том случае, когда на адресных входах 53.3 - 53.6 схемы 50 присутствуют сигналы единичного уровня, а на.адресном входе 53.2 — сиг нал нулевого уровня. В противном случае символу соответствует нулевой уровень. Символ f... )обозначает уровень счгнала на соответствующем адресном входе или на выходе схемы

50, например 53.2 обозначает уровень сигнала на адресном входе 53.2.

Таблица (фиг.5) показывает зависимость состояний выходов схемы 50 определения адреса следующей микрокоманды от состояний ее адресных входов 53.0 — 53.6, состояния.сигнала на входе 83 начальной установки, состояний входов 54.0 — 54.7 команды и состояний входов 67. — 82 °

Формат микрокоманды (фиг.б) содержит шесть полей 93 — 98. Поля 93 и

94 включают группы разрядов микрокоманда, которым соответствуют выходы управления адресным переходом блока

19 IIBMRTH микрокоманд, а поле 95— группу разрядов микрокоманды, которой соответствует выход адресного поля блока 19, и предназначено для формирования адреса следующей микро- команды. Поле 96 включает разряд, которому соответствует первый разряд выхода адресного поля блока 19, и предназначено для формирования адреса следующей микрокоманды, поле 97 разряд блокировки, которому соответствует выход признака режима блока

19, а поле 98 — группу разрядов, которым соответствуют выходы кода микроопераций блока 19 памяти микрокоманд.

На фиг.7 приняты следующие обозначения: помеха 99, действующая на входе устройства, сигналы 100 на входах 1 — 3 устройства, сигналы 101 на выходах мультиплексоров 8 — 10, сигнал 102 на выходе признака режима блока 19, сигнал 103 на выходе схемы

16, сигнал 104 на выходе элемента

18.1, сигнал 105 на выходе элемента

И 22; сигналы 106 и 107 с первого и второго выходов блока 20 синхронизации.

Схема сравнения (фиг.8) содержит группу элементов"ИСКЛЮЧАЮЩЕЕ ИЛИ"

108 и элемент ИЛИ 109.

Устройство работает следующим образом.

Для приведения устройства в исходное состояние на вход 4 подается сигнал начальной установки, которым регистры 12 и 13 переводятся в нулевое состояние, и по которому блок 20 начинает вырабатывать серии тактовых импульсов !06 и 107. Кроме того, по сигналу начальной установки в формирователь !5 заносится первый исполнительный адрес микропрограммы, поступающий на первый информационный вход с выхода мультиплексора 10. Этот адрес появляется на выходах формирователя 15 с приходом фронта первого тактового импульса 106 с выхода блока 20.

По адресу, представленному на вы- . ходах формирователя,!5, происходит считывание микрокоманды из блока 19 памяти микрокоманд. Группы разрядов микрокоманды, которым соответствуют выходы управления адресным переходом .блока 19 т.е. поля 93 и 94 в формате микрокоманды), предназначены для управления работой мультиплексоров

8 — 10 и формирователя 15 соответственно. Группа разрядов выхода адресного поля блока 19 и сигналы с выходов мультиплексоров 8 — 10 используются для формирования адреса следую35

1О

50 мента 18. 1 (фиг. 7) . Помеха действует на входы устройства в течение временных интервалов (ti,t ), (t...tSj

В течение временных интервалов

55 " t g, (t t ) ti (t tg) уровен помехи не превосходит пороговое значение соответствующего кампаратора уровней. В течение временного интервала (t<,t ), равного, уровень по5

t0

f5

30 щей микрокоманды. Разряд блокировки микрокоманды, которому соответствует выход управления режимом блока 19, предназначен для задания режима работы устройства во время исполнения текущей микрокоманды. В том случае, если он установлен в "1", устройству разрешается переход к следующей микрокоманде до окончания полного цикла исполнения текущей. Если же разряд установлен в "0", устройство переходит к исполнению следующей микрокоманды только по окончании полного цикла исполнения текущей.С соответст;вующих выходов блока 19 на выход 23 устройства передается операционная часть микрокоманды, осуществляющая воздействие на управляемую микропрограммным устройством систему.

Микрокоманды исполняются за один такт. Изменение режима работы устройства является следствием изменений уровней сигналов на его входах 1 — 3.

Изменение уровней этих сигналов может быть вызвано воздействием помехи.

Для того, чтобы исключить ложное срабатывание устройства при воздействии помехи, в состав устройства вводят компараторы 5 — 7 уровней, а также элемент 18.1 и элемент И 22. Компараторы 5 — 7 уровней пропускают на свои выходы .сигналы, эцектрические уровни которых не ниже определенного порогового значения. Это пороговое значение выбирается равным активному уровню полезного сигнала, действующего на .соответствующем входе устройства. Таким образом, компараторы 5 — 7 уровней не пропускают в устройство помехи определенного класса, а именно: с максимальным уровнем, меньшим порогового значения.

Элемент 18.1 и элемент И 22 уст раняют влияние помехи, действующий уровень которой в течение времени ь 8 превышает пороговое значение соответствующего компаратора уровней.

Здесь 6 — длительность задержки элеS 129539 мехи превосходит пороговое значение соответствующего компаратора уровней, и помеха проходит в устройство.

Так как с О, то помеха не вызывает изменения режима работы устройства.

В моменты времени С,й и Сю пРоисходят изменения полезных сигналов.

Изменения, возникающие в моменты и t<, вызывают изменение режима работы устройства, а в момент t — 10 нет, так как в последнем случае разряд блокировки блока 19 равен "О"..

Рассмотрим работу устройства при выполнении произвольной микрокоманды.

По фронту тактового импульса 106 15 на выходах формирователя 15 формируется адрес, по которому происходит считывание микрокоманды из блока 19.

В соответствии с управляющими сигналами на выходах управления адресным 20 переходом блока 19 на выходах мультиплексоров 8 — 10 присутствует определенная комбинация входных сигналов.

В случае несовпадения этой комби- 25 нации и кода, записанного в регистр

13 условий, схема 16 сравнения вырабатывает единичный уровень. Если этот единичный уровень держится по времени меньше О, то на выходе элемента 30

И 22 присутствует нулевой уровень.

Срабатывание схемы 16 вызывается помехой и режим работы устройства не изменяется. Если единичный уровень на выходе схемы 16 держится по времени больше О, то на выходе элемента И 22 возникает единичный уровень, который поступает на вход записи регистра 13, и в него записывается комбинация сигналов с выходов мультиплексоров 8 — 10. Схема 16 вырабатывает сигнал нулевого уровня, который проходит на вход элемента

И 22. Таким образом, если имеет место несовпадение кодов на первой и второй группах входов схемы 16, вызванное изменением полезных сигналов, но не помехой, на выходе элемента

И 22 вырабатывается единичный импульс, длительность которого определяется элементом 18.2.

Единичный импульс с выхода элемента И 22 проходит на выход элемента

И 21 и поступает на вход управления режимом блока 20 в том случае, если одновременно выполняются два условия; разряд блокировки имеет единичное значение и сигнал на выходе элемента И 17 имеет единичный уровень.

Суть первого условия в том, что микропрограммно разрешается переход к выполнению следующей микрокоманды до завершения полного цикла текущей.

Второе условие означает, что оба тактовых сигнала 106 и 107 имеют единичный уровень.

Если на выходе элемента И 21 присутствует нулевой уровень, блок 20 синхронизации вырабатывает импульсы

106 и 107 заданной частоты и длительности. В соответствии с кодовой комбинацией на управляющих входах мультиплексора 8 на его выходе присутствует либо один из входных сигналов, либо (при комбинации 00.,0 на управляющих входах) сигнал с первого разряда выхода адресного поля блока

19. Сигнал с выхода мультиплексора

8 поступает на первые информационные входы регистра 12 и мультиплексора

14. Задним фронтом тактового сигнала

107 в регистр 12 осуществляется занесение данных, поступающих на его информационные входы.

Элемент ИЛИ 11 производит логическое суммирование значений сигналов на управляющих входах мультиплексора 8. Если на выходе элемента ИЛИ 11 присутствует единичный уровень, то на выход мультиплексора 14 проходит информация с первого его входа, если на выходе элемента ИЛИ 11 — нулевой уровень, то на выход мультиплексора

14 поступает информация с второго его входа, т.е. с первого выхода регистра 12. Таким образом, до прихода заднего фронта тактового импульса

107 в регистре 12 хранится информация об адресе текущей микрокоманды.

По единичному импульсу на входе управления режимом блок 20 формирует текущий тактовый сигнал 107 и временно снимает тактовый сигнал 106; Исполнение текущей микрокоманды окончено, ее цикл был неполным. В регистре

12 хранится информация об адресе микрокоманды, исполнявшейся до снятия тактового сигнала 106. Так как переходы по условию в устройстве осуществляются под воздействием входных сигналов устройства, то все, кроме первого, разряды регистра 12, которые не связаны с входными сигналами и поэтому не могут быть условиями перехода, используются для формирования адреса следующей микрокоманды.!

295393

Назначение элемента ИЛИ !1 и мульти— плексора 14 состоит в том, чтобы пропустить на первую разрядную группу второго информационного входа формирователя 15 выбранный мультиплексо- 5 ром 8 входной сигнал, который мог измениться за время выполнения микрокоманды, или сигнал с первого выхода регистра 12, если условием перехода не является изменение одного из вход10 ных сигналов, поступающих на вход мультиплексора 8.

После паузы блок 20 синхронизации вновь начинает вырабатывать тактовые импульсы 106, по переднему фронту первого из которых происходит формирование адреса следующей микрокоманды.

Рассмотрим работу блока 20 синхронизации (фиг. 2).

Для приведения блока в исходное состояние на его вход 25 подается сигнал начальной установки, которым триггер 26 переводится в единичное состояние. Инверсный выход триггера

26, управляющий работой мультиплексоров 28 и 29, пропускает на их прямые выходы сигналы с их первых входов.

Генераторы 30 — 33 импульсов вы30 рабатывают тактовые сигналы в том случае, если на их входах присутствуют сигналы единичного уровня. Таким образом, после появления сигнала начальной установки серии импульсов начинают вырабатывать генераторы 30 и 31 импульсов, так как на их входах присутствуют сигналы единичного уровня. Так как входы генераторов 32 и

33 импульсов связаны с инверсными выходами мультиплексоров 28 и 29 со-. ответственно, на которых присутствуют сигналы нулевого уровня,то после сигнала начальной установки эти генераторы пассивны, а на их выходах — сигналы нулевого уровня.

Сигналы с выходов генераторов 30 и 33, а также сигналы с выходов генераторов 31 и 32 логически суммируются на элементах ИЛИ 34 и 35 соответственно. С выходов элементов ИЛИ

34 и 35 сигналы передаются на выходы

36 и 37 блока соответственно.

В таком режиме блок 20 работает до появления импульса на входе 24 блока. С входа 24 блока импульс поступает на счетный вход триггера 26, в результате триггер 26 перебрасывается в нулевое состояние, тем самым открывая передачу с вторых входов мультиплексоров 28 и 29 на их выходы. В ито ге на инв ерсном выходе мультиплексора 29 появляется сигнал единичного уровня и с задержкой, определяемой элементом 27, после того появляется сигнал единичного уровня на инверсном выходе мультиплексора

28. Таким образом, с приходом первого единичного импульса на вход 24 блока в работе блока 20 синхронизации происходят. следующие изменения: прекращает вырабатывать тактовые сигналы генератор 31 импульсов, начинает вырабатывать тактовые сигналы генератор 33 импульсов, затем с задержкой прекращает вырабатывать импульсы ге-. нератор 30 импульсов и начинает вырабатывать импульсы генератор 32 импульсов.

В этом режиме блок 20 синхронизации работает до появления на его входе 24 следующего импульса. Далее блок

20 функционирует аналогично указанному. Сигналы с выходов всех генераторов 30 — 33 импульсов имеют одинаковые параметры.

Ф о р м у л а н з обретения

Микропрограммное устройство управления, содержащее два мультиплексора условий, мультиплексор команды, мультиплексор адреса, регистр адреса, регистр условий, формирователь адресов микрокоманд, блок памяти микрокоманд, элемент ИЛИ, два элемента И, первый элемент задержки, схему сравнения и блок синхронизации, причем управляющие входы первого и второго мультиплексоров условий, мультиплексора команды и вход управления переходом формирователя адресов микрокоманд подключены к одновременным выходам поля управления адресом блока памяти микрокоманд, адресный вход которого соединен с выходом формирователя адресов микрокоманд, первый информационный вход, вход признаков перехода, первая разрядная группа второго информационного входа и разрядные группы с второй по и-ю второго информационного входа которого (где n — число разрядов адресного поля блока памяти микрокоманд) подключены соответственно к выходу мультиплексора команды, выходу второго мультиплексора условий, выходу

9 12953 мультиплексора адреса и выходу регистра адреса, управляющий вход мультиплексора аДреса соединен с выходом элемента ИЛИ, входы которого подключены к выходу поля управления адресом блока памяти микрокоманд, первая разрядная группа информационного входа регистра адреса соединена с выходом первого мультиплексора условий и первым входом мультиплексора адреса, второй вход которого соединен с выходом регистра адреса, вход синхронизации формирователя адресов микрокоманд подключен к первому выходу блока синхронизации и первому входу первого элемента И, второй вход которого соединен с вторым выходом блока синхронизации и входом синхронизации регистра адреса, разрядные группы с второй по и-ю информационного входа которого подключены соот— ветственио к разрядным группам с второго по и-ю выхода адресного поля блока памяти микрокоманд, первая разрядная группа выхода адресного

25 поля блока памяти микропрограмм соединена с первым информационным входом первого мультиплексора условий, выход регистра условий подключен к первому входу схемы сравнения, выход которой соединен с входом первого элемента задержки, выход и первый вход второго элемента И подключен соответственно к тактовому входу блока синхронизации и выходу признака З5 режима блока памяти микрокоманд, второй вход второго элемента И соединен с выходом первого элемента И, выход первого мультиплексора условий подключен к первому информационному входу регистра условий и первой разрядной. группе. второго входа схемы сравнения, вторая разрядная группа второго входа которой соединена с вторым информационным входом регистра условий и выходом второго мультиплексора условий, выход мультиплек— сора команды подключен к третьему информационному входу регистра условий и третьей разрядной группе второго входа схемы сравнения, входы начальной установки формирователя адресов микрокоманд, регистра адреса, регистра условий и вход запуска блока синхронизации соединены с входом начальной установки устройства, а группа выходов кода микрооперации блока памяти микрокоманд является выходом микрооперации устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности работы устройства за счет стробирования уровней входных сигналов и их длительности, оно содержит три компаратора уровней, третий элемент И и второй элемент задержки, причем вход и выход первого компаратора уровней подключены к первому входу логических условий устройства и информационному входу первого мультиплексора условий, вход и выход второго компаратора уровней соединены соответственно с вторым входом логических условий устройства и информационным входом второго мультиплексора условий, вход и выход третьего компаратора уровней подключены соответственно к входу кода команды устройства и информационному входу мультиплексора команд, выход схемы сравнения соединен с первым входом третьего элемента И, второй вход которого подключен к выходу первого элемента задержки, выход третьего элемента И соединен с третьим входом второго элемента И и входом второго элемента задержки, выход которого подключен к входу син1хронизации регистра условий.

1295393

38

44 и

41

41

129539>

)295393

«-Ъ

Ф

Ъ» Еб

Ф ъ»

Сб

С:) <Ъ о

Фе Ь «б» «гб ч. ч

Ъ б б «-ъ г б

Ъ а

° С б б

С ъ» ъ» » а»»» б

Ъ е» г».

t tj ъ» ь <:> б в б б б С б и ъ с г «

t > а » г»»

»а,г»

1295393

44 4 в

Фиг. 7

Составитель Г.Виталиев

Техред Л.Сердюкова- Корректор Л. Пилипенко

Редактор И.Шулла

Заказ 618/55 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород,. ул.Проектная, 4