Устройство для контроля логических блоков

 

Изобретение относится к области автоматики и вычислительной техники, может быть использовано при контроле логических блоков и является усовершенствованием изобретения по а. с. № 1185342. Цель изобретения - повышение достоверности контроля за счет контроля каждого выхода контролируемого логического блока пб совокупности значений нескольких спектральных коэффициентов. В устройстве за счет дополнительно введенных счетчика участков входной тестовой последовательности и блока памяти эталонных спектральных коэффициентов обеспечивается возможность контроля симметрических ошибок. Контролируемый блок тестируется сигналами с выходов счетчика . Получают свертку тестов с коэффициентами в моменты, определяемые счетчиком участков входной тестовой последовательности , которые суммируются по модулю два с откликом логического блока. Эта сумма складывается (вычитается) со сверткой и эталонными коэффициентами. Нулевой код соответствует исправности. 1 ил. со со О5

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU 1336011

А2 (51) 4 G 06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1185342 (21) 4050022/24-24 (22) 07.04.86 (46) 07.09.87. Бюл. № 33 (72) А. Н. Сычев (53) 681.3(088.8) (56) Авторское свидетельство СССР № 1185342, кл. G 06 F 11/26, 1984. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ (57) Изобретение относится к области автоматики и вычислительной техники, может быть использовано при контроле логических блоков и является усовершенствованием изобретения по а. с. № 1185342. Цель изобретения — повышение достоверности контроля за счет контроля каждого выхода контролируемого логического блока пд совокупности значений нескольких спектральных коэффициентов. В устройстве за счет дополнительно введенных счетчика участков входной тестовой последовательности и блока памяти эталонных спектральных коэффициентов обеспечивается возможность контроля симметрических ошибок. Контролируемый блок тестируется сигналами с выходов счетчика. Получают свертку тестов с коэффициентами в моменты, определяемые счетчиком участков входной тестовой последовательности, которые суммируются по модулю два с откликом логического блока. Эта сумма складывается (вычитается) со сверткой и эталонными коэффициентами. Нулевой код соответствует исправности. 1 ил. с

1336011

Изобретение относится к вычислительной технике, может быть использовано при контроле работоспособности логических блоков методами цифровой фильтрации и является усовершенствованием устройства по авт. св. Ко 1185342.

Цель изобретения — повышение достоверности контроля за счет контроля каждого выхода контролируемого логического блока по совокупности значений нескольких спектральных коэффициентов.

Эти коэффициенты вытеснены на отдельных участках входной тестовой последовательности — множествах последовательно поступающих наборов входных переменных, т.е. обнаруживаются симметрические ошибки на выходах контролируемого блока.

Это устройство обеспечивает формирование последовательности из п-разрядных параллельных кодовых комбинаций, сменяющих друг друга в соответствии с чередованием неравномерных участков входной тес- 20 товой последовательности, что необходимо при проверке значений спектральных коэффициентов выходных функций блока на соответствующих участках.

На чертеже представлена структурная схема устройства.

Устройство для контроля логических блоков содержит генератор 1 тактовых импульсов, первый 2 и второй 3 триггеры, первый

4 и второй 5 элементы И, элемент 6 задержки, счетчик 7 тактовых импульсов, счетчик 8 от- З0 счета участков входной тестовой последовательности (счетчик с переменным модулем), группу регистров 9 сдвига, группу блоков 10 свертки сигналов, группу сумматоров ll по модулю два, блок 12 памяти эталонных спектральных коэффициентов, комму- 35 татор 13, сумматор-вычитатель 14, блок 15 индикации, вход 16 пуска. Выходы счетчика 7 соединены с входами контролируемого логического блока 17.

Устройство работает следующим образом. 4О

После подачи питания производится установка устройства в исходное состояние: счетчик 7 и триггеры 2 и 3 устанавливаются в нулевое состояние; в регистры 9 сдвига записываются в двоичном коде аргументы в;;=(ото,,...,оф), i =

= 1 — m, j= 1 — k спектральных коэффициентов $;;(э;;), выбранных в качестве контролируемых параметров на соответствующих участках Т;, j= l — k входной тестовой последовательности для соответствующих выходов

i= 1 — m контролируемого логического блока 50

17, при этом значение разрядов ю;;, с= 1 — и сю аргумента а;; записывается в ячейку

=(с k — j) i-го регистра 9 сдвига, 0(d(nk — 1; в счетчик 8 отсчета участков входной тестовой последовательности записываются числа N, выражающие количества наборов х, последовательно формируемых счетчиком

7 и составляющих участки Т;, j= 1 — k входной тестовой последовательности контролируемого блока 17, М;= 2", п — число раз1 рядов счетчика 7; в блок памяти записываются числа

S ™ Х2 Sj(ûj), j= 2 — k, где S = Х f (х) wal (<о;,, х) — значение

#Et спектрального коэффициента с аргументом а;; на j-м участке T входной тестовой последовательности для i-го выхода логического блока 17; f;(x) — логическая функция, реализуемая на выходе контролируемого блока 17; в сумматор-вычитатель 14 записывается число

Si = Х 2 Яп((оп), где S;i (юн) = Х f;(x) wal (в,i, х) — значение

ХЕТ спектрального коэффициента с аргументом оп на первом участке Ti входной тестовой последовательности.

На вход 16 пуска устройства подается импульс запуска, который устанавливает триггер 2 в единичное состояние. При этом единичный сигнал с прямого выхода триггера 2 подается на вход элемента И 4 и разрешает поступление импульсов с выхода генератора 1 на синхронизирующий вход сумматора-вычитателя 14 и через элемент 6 задержки на счетный вход триггера 3.

Сигнал «Лог. нуль» с выхода триггера

3, формирующийся после каждого четного, считая от момента запуска устройства, тактового импульса генератора 1, поступает на первый управляющий вход коммутатора 13 и вход суммы (разности) сумматора-вычитателя 14. При этом коммутатор 13 осуществляет подключение выходов сумматоров 11 по модулю два к информационным входам сумматора-вычитателя 14, который настраивается на выполнение операции сложения числа, соответствующего поданным на его информационные входы сигналам, с результатом предыдущего действия. Комбинация сигналов x= (хь x,...,х„) с выходов счетчика 7 поступает на входы контролируемого логического блока 17, с выходов которого поступают сигналы, соответствующие значениям логических функций fi(x),...,f (x). Комбинация х поступает также на первые группы входов блоков 10 свертки сигналов, на вторые группы входов которых поданы комби<е), 9) (tt) нации сигналов

Z;;(x)= (со;;, x)= Х х о;;(гпод2), являют=1 щиеся линейными функциями, эквивалентными функциям Уолша wal(

10

Z>(x)= Х 2 - Z;;(x).

55 отрицание функции Z;;(x). Сигналы Z;;(x) и f;(x), i= 1 — m поступают на сумматоры

11 по модулю два, которые производят вычисление логических выражений вида

Z;;(x) Q+ f;(x) . Сигналы, соответствующие вычисленным значениям, с выходов сумматоров 11 поступают на первую группу входов коммутатора 13, на вторую группу входов которого поступают сигналы Z;;(x) с выходов блоков 10 свертки. При этом зачения сигналов на первых входах коммутатора 13 соответствуют числу

У (х)= Х 2 (Z;;(x) ® fi (x)), а сигналы на вторых входах коммутатора

13 соответствуют числу

После поступления первого или нечетного с момента запуска тактового импульса сумматор-вычитатель 14 производит сложение числа У1(х), соответствующего сигналам, поступившим на его информационные входы, с результатом предыдущего действия. Затем задержанный в элементе 6 задержки на время, требуемое для выполнения операции сложения сумматором-вычитателем 14, нечетный импульс поступает на вход триггера 3 и устанавливает его в единичное состояние. Сигнал «Лог. единица», поступая с выхода триггера 3 на уп- 30 равляющйй вход коммутатора 13 и вход суммы (разности) сумматора-вычитателя 14, осуществляет подключение вторых входов коммутатора 13 к информационным входам сумматора-вычитателя 14 и настраивает последний на выполнение операции вычитания числа Z (х), соответствующего поступившим на его информационные входы сигналам, из результата предыдущего действия.

При поступлении с выхода генератора 40

1 на синхронизирующий вход сумматоравычитателя 14 четного с момента запуска тактового импульса сумматор-вычитатель 14 производит вычитание числа из результата предыдущего действия. После поступления пары из нечетного и четного тактовых им- 45 пульсов результат предыдущего действия суммируется с числом Х 2 f;(x) ча1(а;, x), так как

Y;(x) — Z.(х)= Р 2 (Z;;(x) ® f;(x)— — Z;;(x))-= Х 2 f;(x) ча1(а;;, х). (с) После выполнения сумматором-вычитателем 14 операции вычитания задержанный элементом 6 задержки четный импульс поступает на счетный вход триггера

3. Триггер 3 устанавливается в нулевое состояние, что приводит к увеличению числа, записанного в счетчике 7, на единицу, так как счетчик 7 изменяет свое состояние по заднему фронту импульса, формируемого на выходе триггера 3.

После поступления 2Nj-го, считая от начала )-го участка Т; входной тестовой последовательности, тактового импульса генератора 1 в сумматоре-вычитателе 14 окажется записанным число S — S+ S — S+ Х 2 Si(ñî;;), где S;;(co;;) — значение спектрального коэффициента действительно реализуемой на

i-м выходе контролируемого логического блока 17 логической функции f,*(x), вычисленное на участке Т; входной тестовой последовательности

Ь;;(о;;)= Х 1;(х)wal(;; x)

xerj

Задержанный элементом 6 задержки

2Nj-й с начала участка Т; тактовый импульс установит триггер 3 в нулевое состояние.

При этом блок 8 отсчета участков входной тестовой последовательности по заднему фронту импульса, появившегося на выходе триггера 3, Nj-го по счету с начала участка

Т;, формирует импульс, сигнализирующий о начале следующего (j+1)-го участка входной тестовой последовательности. Этот импульс поступает на тактовые входы регистров 9 сдвига, на блок 15 индикации, на блок

12 памяти и на коммутатор 13. При этом в регистрах 9 осуществляется сдвиг записанной комбинации на один разряд и в ячейках регистров 9 с номерами tk — 1, t= 1 — n, окажутся записанными числа i(I+I)- С прямых выходов этих ячеек сигналы, соответствующие числам о;(;+ ), подаются на вторые группы входов соответствующих блоков 10 свертки сигналов. Импульс со счетчика 8 отсчета, поступая на управляющий вход блока 15 индикации, разрешает отображение результата контроля на интервале Т; входной тестовой последовательности. Если на блоке 15 индикации отразится число О, соответствующее равенству эталонных и действительных значений спектральных коэффициентов, то контролируемый блок 17 признается работоспособным на множестве входных комбинаций Х, принадлежащих интервалу Т; тестовой последовательности. В случае неисправности контролируемого логического блока 17, при S 4= О, по значению >S, отражающемуся на блоке 15 индикации, устанавливается причина неисправности. В блоке 12 памяти на выходах производится (по импульсу со счетчика 8 отсчета) установка сигнала, соответствующего числу S i. Коммутатор 13 по импульсу из счетчика 8 отсчета участков входной тестовой последовательности производит подключение к выходам блока 12 памяти входов сумматора-вычитателя 14 и осущест1336011 вляет запись числа S в сумматор-вычитатель 14.

После поступления последнего 2"+ -го с момента запуска устройства тактового импульса генератора 1 триггер 3 установится в нулевое состояние и на его выходе закончится формирование 2"-ro с момента запуска импульса, являющегося одновременно последним Nk-м импульсом последнего участка Т» входной тестовой последовательности. При этом счетчик 7 переполнится и установится из состояния 11...1 в нулевое состояние. Вследствие этого произойдет смена сигнала на выходе элемента И 5 с единичного на нулевой и триггер 2 установится в нулевое состояние. Сигнал «Лог. нуль» на его прямом выходе запретит прохождение импульсов с выхода генератора 1 через элемент И 4, а единичный сигнал на инверсном выходе сигнализирует на одной из ячеек блока 15 о конце контроля.

Таким образом, контроль каждого i-го, i= 1 †выхода логического блока 17 осуществляется по совокупности значений нескольских спектральных коэффициентов

Ь;;(со;,), j= 1 — k, причем для каждого выхода выбираемые совокупности коэффициентов могут быть различными.

Если контроль на i-м выходе осуществлялся по значению единственного спектрального коэффициента Я(в;) и Р!. Ро— вероятности инверсного искажения соответственно единичного и нулевого сигналов на этом выходе, то вероятность минимальной по кратности необнаруживаемой симметрической ошибки при контроле определяется выражением (С +С o)(+ + х k

К+ N — К- К- «М — И;+

= (K Р + 2N — K о) (K + 2N — K !!)У где N= 2"

К вЂ” число единичных конституент логической функции f;(x), реализуемой на i-м выходе контролируемого блока;

R — число нулевых конституент (наборов входных переменных) функции f;(x);

К+ — число единичных наборов х таких, что юа1(а;, х) = +1;

К вЂ” число единичных наборов х таких, что wal(ьь х) = — 1;

К+ — число нулевых наборов х, для которых wa!(co;, x) = +1;

R — число нулевых наборов х, для которых wal(w;, x) = — 1.

При этом К+= N — К+ R = N — К

К 2N — К, К= К++К Отсюда симметрическая ошибка может быть устранена выбором такого спектрального коэффициента

Ь;(ю;), что К = N и К+= О, либо K+=N иК =О, Эти равенства выполняются только для линейных функций. Для произвольной логической функции f;(x) от п переменных вероятность Р- может быть только снижена выбором спектрального коэффициента S; (со;) с максимальной среди других коэффициентов спектра S; этой функции абсолютной величиной I Ь;(а;) I .В этом случае значение

К наиболее близко величине N, а К+ стремится к нулевому значению (либо К+- - N

10 и K- »О).

При контроле по совокупности нескольких спектральных коэффициентов S;,(щ;) вероятность необнаруживаемой ошибки на

i-м выходе определится как функция вероятностей Р о возникновения симметрических ошибок на участках Т; входной тестовой последовательности: K (P- = 1 — П (1 — Р-o o=

1=1

2!! = — П (! — (— Р + — — — -Ро! Х

К N. К

К 2N — К

+ где N — число наборов х, составляющих участок Т; входной тестовой последовательности;

К вЂ” число единичных наборов f;(x);

Ny — число наборов Х Т, для которых

wal (в!!, х) = +1;

N — число наборов Х Т,, для которых ка1(а», х) = — 1;

К вЂ” число единичных наборов Х Т, для которых ъа1(а;;, x) = +1;

К. — число единичных наборов Х Т;, для которых аа1(о», х) = — 1.

Всегда существует возможность такого разбиения входной тестовой последовательности на участки.Т, что для всех участков

T вероятности Р. удовлетворяют неравенч! ству 1 — Рн ) 1 — Р!о, где Р- — вероят40 ность необнаруживаемой симметрической ошибки при контроле по единственному спектральному коэффициенту $;(а;), и в результате Рй (Р.о. Например, в крайнем случае, в начале тестовой последовательности достаточно выделить участок Т! произвольной длины, который составляют либо все нулевые, либо все едининичные наборы Х.wal (ьь х) = +1. Затем определить для участка Т! в качестве контрольного коэффициента спектральный коэффициент

5p S;! (О) с нулевым аргументом (являющийся просто контрольной суммой), а для остальной части входной тестовой последовательности участа Т для контроля вычислить эталонное значение коэффициента S;q(u;) =

55 =Z f(x)wal(co;, х) с тем же аргументом

ХЕ Т а;, что и для случая контроля по единственному спектральному коэффициенту S;(в;) ..

)3380)!

Составитель А. Сиротская

Редактор Л. Гратилло Техред И. Верес Корректор Л. Бескид

Заказ 3803 44 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Тогда для участка Ti ввиду того, что Ki†=

Ki= N= О, получим P»o= О, а для

1 участка Тз — Р (Р«, так как в случае, если Т составляют единичные наборы х, имеем Кз(К+, Мз — K)= N — К+ М> =N, 5

Кз — — К, а в случае, если Ti составляют нулевые наборы, Кз= К, Nz — Кз(N — К, N= N, Кз= К+. В результате P--=

= ) — () — Рйо) () — PHo) = 1 — 1 () — PHo)

Рно(Рио, 1О

Таким образом, предлагаемое устройство, предоставляя возможность контроля каждого выхода логического блока 17 по совокупности значений нескольких спектральных коэффициентов, обеспечивает повышение достоверности результатов контроля. )5

Формула изобретения

Устройство для контроля логических блоков по авт. св. № 1)85342, отличающееся тем, что, с целью повышения достовер1нгсти контроля за счет контроля каждого выхода контролируемого логического блока по совокупности значения нескольких спектральных коэффициентов, оно содержит счетчик участков входной тестовой последовательности и блок памяти эталонных спектральных коэффициентов, причем синхровход счетчика участков входной тестовой последовательности соединен с выходом второго триггера, выход счетчика участков входной тестовой последовательности соединен с синхровходами и регистров (n — число контролируемых состояний контролируемого логического блока), с синхровходом блока индикации, с вторым управляющим входом коммутатора и синхровходом блока памяти эталонных спектральных коэффициентов, группа выходов которого соединена с третьей группой информационных входов коммутатора.