Последовательный сумматор

 

Изобретение относится к автоматике и вычислительной технике и предназначено для построения высоконадежных устройств обработки и контроля последовательных кодов в реальном масштабе времени. Изобретение позволяет повысить быстродействие и упростить сумматор за счет применения алгоритма сложения чисел в избыточной минимальной системе счисления.В результате операции приема кодов слагаемых и их сз ммирования совмещены в каждом такте, а количество оборудования последовательного сумматора сокращено. Последовательный сумматор содержит три элемента задержки 4 - 4, элементы И 5 и 6, элемент РШИ 7. Реализуется основной алгоритм сложения чисел в минимальной системе счисления.: (f;(S) + v(S) v(S) + V(S - 2) + + (f(S - 3). Возможная единица переноса из S-ro разряда сразу помещается в (S - 2)-й и (S - 3)-й разряды сум1чы, в которых по условию существования минимальной ,формы (наличие после каждой единицы разряда не менее четырех разрядов нулей) заведомо содержатся нули. 1 ил. S (Л СлЭ 4 СО со

С1® (11) СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (д1) 4 С 06 Р 7/49 ф .Рlj », ),О

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ!

I

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4098171/24-24 (22) 21.05.86 (46) 30.09.87. Бюл, N 36 (72) А.В. Ткаченко (53) 681.325.5(088.8) (56) Папернов А.А. Логические основы

ЦВТ, M. Сов. радио, 19?2, с. 148, рис. 2.

Авторское свидетельство СССР

В 696452, кл. Г 06 F 7/49, 1977. (54) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР (57) Изобретение относится к автоматике и вычислительной технике и предназначено для построения высоконадежных устройств обработки и контроля последовательных кодов в реальном масштабе времени. Изобретение позволяет повысить быстродействие и упростить сумматор за счет применения алгоI ритма сложения чисел визбыточной минимальной системе счисления. В резуль гате операции приема кодов слагаемых и их суммирования совмещены в каждом такте, а количество оборудования последовательного сумматора сокращено. Последовательный сумматор содержит три элемента задержки 4; - 4» элементы

И 5 и 6, элемент ИЛИ 7. Реализуется основной алгоритм сложения чисел в минимальной системе счисления:

Ч(S) + g(s) = 4 (S) + V(s — 2) +

+ Cp(S — 3). Возможная единица переноса из S-ro разряда сразу помещается в (S — 2)-й и (S — 3)-й разряды суммы, в которых по условию существования минимальной формы (наличие после каждой единицы разряда не менее четырех разрядов нулей) заведомо содержатся нули. 1 ил.

1341633

Изобретение относится к автоматике и вычислительной технике и

Следовательно, возможную единицу переноса из S-го разряда можно сразу помещать в (S — 2)-й и (S — 3)-й разряды суммы, в которых по условию существования минимальной формы заведомо содержатся нули, Сложение двух многоразрядных чисел начинается со старших разрядов и выполняется поразрядно последовательно во времени.

Сущность изобретения состоит в реализации алгоритма (3), (4), что позволяет совместить в каждом из и тактов операции приема кодов операндов и их суммирования. В результате временные затраты собственно на операцию суммирования отсутствуют, т.е ° сложение бсуществляется в реальном масштабе времени.

Элементы 4<, 4, 4 задержки необходимы для запоминания сигнала переноса и выполнены íà D-триггерах.

Сигнал переноса в ($ — 2)-й и (S — 3)-й разряды кода суммы формируется элементом И 5 в S-м такте согласно булевой записи предназначено для суммирования многоразрядных двоичных последователь5 ных кодов в реальном масштабе времени, Цель изобретения — упрощение устройства и увеличение его быстродействия.

На чертеже изображена функциональ- 10 ная схема последовательного сумматора.

Последовательный сумматор содержит входы 1 и 2 соответственно первого и второго операндов, выход 3, элементы 4<, 4, 4 задержки, элементы И 5 и 6 и элементы ИЛИ 7.

Последовательный сумматор обеспечивает реализацию алгоритма сложения многоразрядных чисел А, представленных в избыточной системе счисления следующим образом:

25 (5) Р— А, В„;

0 при S < 0;

1 при S=0,1ЗО

<<<(Я вЂ” 2) + y(S — 3)при S .о 1. с где А,  — S-е разряды кодов операндов.

Элемент ИЛИ 7 формирует значение суммы в S-м такте согласно переключательной функции (2) ь = А, Ч В,Ч Р,Д1 Рь.<3 (6)

Элемент ИЛИ 7 необходим для выработки единичного сигнала с целью

его записи в младший разряд кода суммы согласно алгоритму (4) .

Последовательный сумматор работает следующим образом.

Допустим, необходимо произвести сложение 6 + 6. Число 6 в минимальной системе счисления имеет вид:

У разряда 1 2 3 4 5 6 7

Вес разряда 1 1 2 2 3 4 5

Код числа 6 0 1 0 0 0 0 1.

Два этих кода поступают на входы

11и. 2 последовательного сумматора, начиная со старших разрядов. На первом такте единичный сигнал суммы через элемент ИЛИ 7 поступает на выход 3, а единичный сигнал переноса с выхода элемента И 5 поступает в элемент 4< задержки. Таким образом, на первом такте работы образовался сигзначащих разрядов

<<<(S) + <<<(S) = <« (Я) + <<<(Б — 2) + !

+< <(8 — 3) 50 (3) Исключение составляет алгоритм сложения значащих вторых разрядов (третий и первый разряды согласно алгоритму построения минимальной формы всегда нулевые):

y(2) + с<<(2) = с<<(2) + <у (1) (4) 55

Значения (p(n + 1) определяют мощ-

35 ность минимального и-разрядного кода„

Среди всех форм разложения (1) .,существует только одна, в которой после каждой единицы разряда в общем случае следует не менее четырех разрядов нулей. Именно такая форма является разрешенной и называется минимальной, так как содержит минимальное число единиц.

Из рекуррентного соотношения (2) следует основной алгоритм сложения в минимальной системе счисления

1341633 мещены в каждом иэ и тактов., т.е. код суммы образуется, начиная со старших разрядов, в реальном масштабе времени.

Составитель М. Есенина

Техред M.ÄÈäbÊ Корректор В.Гирняк

Редактор Е. Копча

Заказ 4437/52 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,, Раушская наб., д. 4 5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 нал старшего разряда кода суммы. На втором такте единичный сигнал переноса переписывается во второй элемент

4 задержки. В третьем такте единичный сигнал переноса поступает на выход ..

3 через элемент ИЛИ 7, а в элемент 4 задержки непосредственно. В четвертом такте единичный сигнал переноса с выхода элемента 4 задержки поступает через элемент ИЛИ 7 на выход 3. В 10 пятом такте поступающие на входы 1 и 2 нулевые сигналы не изменяют состояние элементов последовательного сумматора. В шестом такте единичный сигнал суммы поступает на выход 3 15 через элемент ИЛИ 7, а единичный сигнал переноса с выхода элемента И 5 поступает в элемент 4 задержки. В последнем седьмом такте одновременно с тактовым импульсом на управляющую 20 шину 8 подается цикловой импульс, открывающий элемент И 6. Сигнал переноса с выхода элемента 4, задержки через последовательно соединенные элементы И 6 и ИЛИ 7 поступает на выход 3. Запись единичного сигнала переноса в элемент 4 задержки не происходит, так как на вход установки в

"0" этого элемента задержки, выполНеННого H D-триггере, подан единич- 30 ный цикловой импульс.. В результате все элементы 4, — 4 задержки после окончания последнего такта работы находятся в нулевом исходном состоянии. Суммирование закончено, результат кода суммы: 1011011 12.

Таким. образом, операции приема кодов операндов и их суммирования сов

Формула и з о б р е т е н и я

Последовательный сумматор, содержащий два элемента И, элемент ИЛИ, первый, второй и третий элементы задержки, выход первого элемента И соединен с информационным входом первого элемента задержки, выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом элемента

ИЛИ, второй вход которого соединен с выходом третьего элемента задержки, отличающийся тем, что, с целью упрощения устройства и увеличения быстродействия, второй элемент задержки выполнен в виде триггера, причем первый и второй входы первого элемента И и третий и четвертый входы элемента ИЛИ соединены соответственно с входами первого и второго операндов сумматора, выход первого элемента задержки соединен с информационным входом второго элемента задержки, вход установки которого соединен с входом циклического тактирующего сигнала сумматора и вторым входом второго элемента И, выход второго элемента задержки соединен с информационным входом третьего элемента задержки, выход которого соединен с пятым входом элемента ИЛИ, выход которого соединен с выходом сумматора.