Таймер

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для реализации программ управления несколькими объектами и технологическими процессами, требунщих различных временных задержек выдачи и снятия управляющих сигналов и команд. Особенностью являет (Л со СП о 00 со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5д 4 G 06 F 1/(14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (54) TAAMEP

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 3879447/24- 24 (22) 01.04.85 (46) 07.12.87. Вюл. №- 45 (72) В.Г. Иовзолевский, В.А. Поляков и Ю.М. Финогенов (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 1038931, кл. G 06 F 1/04, 1981.

Авторское свидетельство СССР № 1083025, кл. G 05 В 19/18, 1981.

„„SU„„1357939 А 1 (5/) Изобретение относится к автоматике и вычислительной технике и может быть использовано для реализации программ управления несколькими объектами и технологическими процессами, требующих различных временных задержек выдачи и снятия управляющих сигналов и команд. Особенностью являет1357939 ся то, что точность отсчета временного интервала таймером равна одному дискрету отсчета времени и не зави. сит от числа одновременно отрабатываемых интервалов, кроме того, имеется возможность оперативного изменения .длительностей отрабатываемых интервалов времени при управлении различными технологическими процессами. Автоматический выбор свободной ячейки позволяет упростить программирование за счет возможности применения макрокоманд высокого уровня, т.к. при за- . писи не требуется информация о занятых и свободных ячейках памяти, и, кроме того, уменьшается время работы процессора с таймером, что позволяет повысить скорость работы ЭВМ с. временными командами. Целью изобретения является расширение функциональных возможностей за счет повышения точности отсчета временных интервалов.

Поставленная цель достигается за счет введения блока 2 формирования адреса, блока 3 формирования информации, блока 4 формирования импульса записи, блока б синхронизации, блока 5 управления, магистральных усилителей 11, 24, мультиплексора 8. 1 з.п. ф-лы, 7 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для реализации . программ управления несколькими обь5 ектами и технологическими процессами, требующих различных временных задержек выдачи и снятия управляющих сигналов и команд.

Целью изобретения является расши- 10 рение функциональных возможностей за счет повышения точности отсчета временных интервалов.

На фиг.1 представлена структурная . схема таймера; на фиг.2 — структурная 1g схема блока памяти; на фиг.3 — схема блока формирования адреса; на фиг.4 схема блока формирования информации ; на фиг.5 — схема блока формирования импульса записи; на фиг.б — схема блока управления; на фиг.7 — схема блока синхронизации.

Таймер содержит блок 1 памяти, блок 2 формирования адреса, блок 3 формирования информации, блок 4 фор- 2Б мирования импульса записи, блок 5 управления, блок 6 синхронизации, дешифратор 7, мультиплексор 8, элемент И 9, элемент ИЛИ 10, магистральный усилитель 11, группу 12 адресных входов, группу 13 входов временных интервалов, группу 14 входов задания режима таймера, вход 15 начальной ус.тановки, вход 16 разрешения записи, вход 17 разрешения чтения, группу 18 информационных выходов, выход 19 строба, выход 20 занятости таймера, выход 21 запуска, элементы И 22 и 23, магистральный усилитель 24 и выходы

25-27 блока 6 синхронизации.

Блок 1 памяти содержит узел 28 памяти, регистр 29 и элемент 30 задержки.

Блок 2 формирования адреса содержит счетчик 31, коммутатор 32, элемент И 33, элемент 34 задержки и элемент 35 ИЛИ. Счетчик 31 по импульсу с тактового выхода 27 блока 6 (фиг.1) синхронизации, поступающего через элемент И 33 (фиг.3) по сигналу разрешения с выхода элемента ИЛИ 10 (фиг.1), изменяет код на своем информационном выходе. При переполнении счетчика импульсами вырабатывается сигнал переполнения, который поступа— ет на один из входов элемента И 23, второй вход установки в исходное состояние блока 5 управления и через элемент 34 задержки (фиг.3) ус.танавливает счетчик в нулевое состояние.

Коммутатор 32 пропускает информацию на выход, который является адресным выходом блока 2, с выхода счетчика

31 или группы 12 входов таймера в зависимости от сигнала на группе 14 входов задания режима таймера.

Блок 3 формирования информации со— держит сумматор 36, коммутатор 37, элемент И 38 и регистр 39.

Блок 4 формирования импульса записи содержит коммутатор 40, триггер

1357939

3

41, триггер 42, элемент И 43, элемент НЕ 44 и элемент ИЛИ 45.

Блок 5 управления содержит регистры 46 и 47, узлы 48 и 49 сравнения, триггер 50, одновибратор 51 и эле-е менты ИЛИ 52 и 53.

Блок 6 синхронизации содержит генератор 54 импульсов, распределитель

55 импульсов, счетчик 56 и дешифраторы 57. l0

Таймер работает следующим образом.

После включения питания на вход

15 начальной установки поступает сигнал, по которому триггеры 41 и 50, регистр 46 и счетчик 31 устанавливаются в нулевое состояние. Одновременно запускается блок 6 синхронизации, вырабатывающий тактовые импульсы, По заднему фронту импульса с третьего выхода 27 блока 6 устанавливается 20 в "0" триггер 42. Магистральные усилители 11 и 24 находятся в "третьем сОстоянии

Процессор устанавливает таймер в режим прямого доступа к блоку 1 памяти, при котором сигналом по входам

14 коммутатор 40 блока 4 подключает вход. 16 разрешения записи к входу разрешения записи блока 1 памяти, коммутатор 32 блока 2 формирования адреса подсоединяет шину 12 к группе адресных входов блока 1, мультиплексор 8 подсоединяет вход 17 разрешения чтения таймера к входу разрешения чтения блока 1, коммутатор 37 блока

3 соединяет выход регистра 39 с информационными входами блока 1 памяти.

Из процессора на входы 12 адреса по- 4О дается начальный адрес блока 1 памяти, который поступает на его вход через блок 2.

При нулевом сигнале на стробирующем входе дешифратор 7 вырабатывает сигналы в соответствии с входной информацией. ,Мультиплексор 8 пропускает на вход разрешения чтения блока 1 памяти сигналы с входа 17 разрешения чте- 5О ния или выхода элемента И 9 в зависимости от сигналов группы 14 входов задания режима таймера.

Магистральные усилители 11 и 24 при единичном сигнале на входах управления пропускают информацию с входа на выход, при нулевом сигнале управления выходы устанавливаются в

"третье состояние".

По переднему фронту первого такто" вого импульса в буферный регистр 39 блока 3 записывается информация с группы 13 входов, которая через коммутатор 37 поступает на информационные входы блока 1 памяти и дешифратора 7. Единица информационного слова устанавливает выходы дешифратора 7 в нулевое состояние, и регистр 46 блока 5 управления не изменяет своего состояния. При единичном значении сигнала на входе 16 разрешения записи, поступающего на вход коммутатора с выхода элемента НЕ 44 блока 4, на его выходе нулевой сигнал, запись в блок 1 памяти не происходит. По заднему фронту положительного импульса на входе !6 разрешения записи, который на выходе блока 4 преобразуется в передний фронт положительного импульса, происходит запись в ячейку блока 1 .памяти, адрес которой установлен на адресном входе. Изменяя последовательно адреса на группе 13 входов временных интервалов и вырабатывая импульс записи, процессор приводит блок 1 памяти в исходное состояние, что соответствует тому, что ячейки свободны для принятия информации.

В режиме прямого доступа к блоку

1 памяти процессором может быть записана требуемая информация в любую ячейку. В этом же режиме процессор имеет возможность считать информацию из любой ячейки блока 1 памяти. Для этого на группе 13 входов временных интервалов выставляется адрес, который блоком 2 передается на адресный вход блока 1. Затем на вход 17 разрешения чтения подается импульс, по которому из ячейки узла 28 памяти по установленному адресу считывается информация, которая переписывается в регистр 29. Сигналом с входа 17 разрешения чтения магистральный усилитель 11 устанавливается в режим пропускания информации с выходов блока 1 памяти, и считанная информация поступает на группу !3 входов для передачи в процессор.

После приведения в исходное состояние блока 1 памяти таймер устанавливается в режим автономной работы.

В автономном режиме таймер может осуществлять следующие операции: запись выставляемой по группе 13 входов информации (номер реле времени, длительность интервала времени, которая

939

1357 должна быть отработана данным реле, дИскретность отсчета задаваемого интервала и признак занятости ячейки) в свободную ячейку запоминающего устройства блока 1 памяти, а также отсчет записанных в ячейках блока 1 интервалов времени с заданными дискретностями и выдачу номеров отработавших реле времени через магистральный усилитель 24 на группу 18 выходов таймера.

Запись в автономном режиме осуществляется в следующей последовательности: поиск свободной ячейки в блоке 1 памяти; запись требуемой информации в эту ячейку.

Для записи требуемой информации процессором в режиме автономной работы таймера по группе 14 входов задания режима таймера выставляется сигнал, по которому коммутатор 32 блока

2 формирования адреса подключает адресный вход блока 1 памяти к выходу счетчика 31, коммутатор 37 блока 3 формирования информации подсоединяет информационные входы блока 1 памяти и дешифратора 7 к выходу регистра

39, вход разрешения записи блока 1 памяти коммутатор 40 блока 4 соединяет с выходом элемента И 43, триггер

50 блока 5 управления блокируется (запрещается его установка. в единичное состояние), мультиплексор 8 подключает вход .разрешения чтения блока

1 к выходу элемента И 22.

На группу 13 входов процессор выставляет требуемую информацию и вырабатывает по входу 16 разрешения записи импульс, действующнй в момент времени существования первого тактового импульса на выходе 25 блока 6 синхронизации. По переднему фронту этого импульса информация с группы

13 входов записывается в буферный регистр 39 блока 3 формирования информации. Одновременно импульс разрешения записи поступает на первый вход записи блока 4 и устанавливает триггер 41 в единичное состояние. Сигнал

"1" с выхода триггера 41 через выход запуска блока 4 поступает на один из входов элементов И 22 и 23 и через элемент ИЛИ 10 на элемент И 33 блока

2, подготавливая их к пропусканию на .выход сигнала на втором входе. На управляющем входе дешифратора 7 присутствует нулевой сигнал с первого информационного выхода блока 3, кото5

55 рый разрешает прохождение преобразо-, ванного кода значения дискретности с выхода дешифратора 7 на первый информационный вход блока 5 управления, который записывается в регистр 46 заявки (в одном из разрядов, соответствующем данной дискретности этого разряда, появляется "1").

Первый тактовый импульс с выхода

25 через элемент И 22 и мультиплексор

8 считывает информационное слово из ячейки нулевого адреса блока 1 и переписывает его в буферный регистр 29.

Информация признака занятости ячейки поступает на информационный вход триггера 42 блока 4 и по заднему фронту первого тактового импульса записывается в триггер 42.. Так как данная ячейка свободна, то триггер 42 устанавливается в единичное состояние.

При действии второго тактового импульса с выхода 26 элемент И 43 блока 4, на двух входах которого присутствуют единичны» сигналы, пропускает его через коммутатор 40 на вход разрешения записи блока 1 памяти.

Передний фронт этого импульса записывает в нулевой адрес блока 1 памяти слово с информационных выходов блока 3 формирования информации (с выхода регистра 39). Задний фронт второго тактового импульса устанавливает в нулевое состояние триггер 41 блока 4 и через его выход загуска обнуляет счетчик 31 блока 2 формиро— вания адреса. Нулевой сигнал на выходе запуска блока 4 (выход триrrepa

41) запрещает прохождение сигнала элемента И ?3 и через элемент ИЛИ 10 запрещает прохождение импульсов первого тактового выхода 25 блока 6 через элементы И 22 и 33.

Третий тактовый импульс с выхода

2? устанавливает триггер 42 блока 4 в нулевое состояние. Цикл записи ус— тановленной процессором информации в свободную ячейку закончен.

Для записи следующего слова процессор, не изменяя состояния по группе 14 входов задания режима таймера, выставляет по группе 13 входов требуемое слово и в момент действия первого тактового импульса с выхода 25 вырабатывает на входе 16 разрешения записи таймера импульс записи, по которому в регистр 39 блока 3 данная информация записывается и через ком7939

30

45

7 135 мутатор 37 поступает на информационные входы блока 1 памяти и дешифратора 7. Одновременно импульс записи . устанавливает на выходе запуска блока

4 (триггер 41 приведен в единичное состояние) сигнал "1", разрешающий работу блока 2 формирования адреса и элемента И 22.

"0" на первом информационном выходе блока 3 формирования информации разрешает работу дешифратора 7, с выхода которого в регистр 46 блока

5 управления записывается величина дискретности данного слова (на соответствующем выходе регистра 46 появляется или подтверждается "1").

Первый тактовый импульс с выхода

25 через элемент И 22 и мультиплексор 8 считывает из нулевогб адреса, установленного блоком 2, информационное слово, где присутствует "0"— признак занятости данной ячейки. С первого информационного выхода блока

1 памяти "0" поступает на информа.ционный вход триггера 42 и по заднему фронту первого импульса подтверждает его нулевое состояние °

Второй тактовый импульс с выхода

26 не проходит через элемент И 43, блок 4 не вырабатывает импульса записи на.своем выходе.

Третий тактовый импульс с выхода

27 через элемент И 33 блока 2 поступает на счетный вход счетчика 31, увеличивает его содержимое на единицу, и блок 2 формирования адреса выставляет на адресный вход блока 1 памяти новый адрес (в данном случае первый). Следующий первый тактовый .импульс с выхода 25 считывает из первого адреса блока 1 памяти информационное слово, которое содержит "1" признак незанятости ячейки. Этот единичный сигнал с первого информационного:выхода блока 1 по заднему фронту импульса с выхода 25 записывается в триггер 42 блока 4, и при появлении второго тактового импульса с выхода 26 блок 4 вырабатывает на своем выходе импульса записи сигнал, по которому в первый адрес блока 1 памяти записывается информация с выходов блока 3.

По заднему фронту тактового импульса с выхода 26 на выходе запуска блока 4 исчезает сигнал (триггер 41 устанавливается в нулевое состояние) и вырабатывается импульс íà его выходе сброса, устанавливающий счетчик

31 блока 2 формирования адреса в нулевое состояние.

Третий тактовый импульс с выхода

27 сбрасывает триггер 42 блока 4 в нулевое состояние. Цикл записи новой информации закончен, в нулевом и первом адресах блока 1 памяти записана требуемая информация.

В случае, если в N адресах блока 1 записана нулевая информация, при записи процессором (N+1)-ro слова блок:

4 формирования импульса записи вырабатывает сигнал запуска, по которому счетчик 3 1 блока 2 формирования адреса начинает считать импульсы с выхода 27, последовательно изменяя тем самым все адреса, из которых по каж-.. дому импульсу с выхода 26 будет считываться информация. Так как на первом информационном выходе блока 1 все время присутствует "0", то блок 4 не вырабатывает импульсов записи и сброса адреса, и счетчик 31 выдает им- пульс переполнения. Через элемент 34 задержки счетчик 31 устанавливается в исходное нулевое состояние. По сигналу на выходе 20, который является одним из векторов прерывания, процессор переходит на выполнение соответствующей программы.

В конце операции записи в автономном режиме работы таймера в регистре

46 заявки блока 5 управления записаны значения всех дискретностей, которые хранятся в блоке 1 памяти, содержащих

0 в поле признака занятости ячейки, а в поле интервала времени этих ячеек записан интервал времени в инверсном коде, который необходимо отработать данному реле.

После этого таймер осуществляет операцию отсчета заданных интервалов времени. По группе 14 входов задания режима таймера устанавливается сигнал по которому коммутатор 32 блока 2 подключает выходы счетчика 31 к адресному входу блока 1 памяти, коммутатор 37 блока 3 подсоединяет выходы сумматора 36 и элемента И 38 к информационным входам блока 1 памяти и дешифратора 7, коммутатор 40 блока 4 подсоединяет выход разрешения записи блока 5 управления к входу блока разрешения записи блока 1 памяти, раз" блокируется триггер 50 блока 5 управления, мультиплексор 8 подключает выход элемента И 22 к входу разреше10

7939

9 135 ния чтения блока 1 памяти. В этот момент времени на всех выходах блока

4 формирования импульса записи установлен "0", на выходе запуска блока

5 управления (выход триггера 50 сигнал "0", импульсы на выходе эле;мента И 22 отсутствуют, импульсы на счетном входе счетчика 31 отсутству— ют, на адресном входе блока 1 памяти стоит код нулевого адреса.

Блок 6 синхронизации циклически вырабатывает сигналы, соответствующие текущей дискретности времени, ко-. торые с его выхода дискретов записываются в регистр 47 блока 5 управления. Элемент 48 сравнения поразрядно сравнивает заявленные дискретности . (информацию регистра 46) с текущими (информация регистра 47). При совпадении одного или нескольких разрядов узел 18 сравнения вырабатывает сигнал, свидетельствующий о том, что в блоке 1 памяти имеется хотя бы од— но слово, в котором записанный интервал времени необходимо отсчитывать с текущей дискретностью, и который устанавливает триггер 50 в единичное состояние.

Единичный сигнал с выхода запуска блока 5 управления (вьгход триггера

50 поступает на выход 21 запуска таймера и через элемент ИЛИ 10 на один из входов элементов И 22 и 33. Одновибратор 51 вырабатывает импульс по единичному сигналу триггера 50 и через элемент ИЛИ 52 устанавливает все разряды регистра 46 в "0". По первому тактовому импульсу с выхода

25, который поступает через элемент

И 22 и мультиплексор 8 на вход разрешения чтения блока 1 памяти, из ячейки нулевого адреса считывается информационное слово, которое поступает на первый и второй информационные входы блока 3 формирования информации. "1" на выходе 21 запуска свидетельствует о том, что таймер выполняет операцию счета и запись со стороны процессора не разрешается.

Код длительности интервала времени поступает в сумматор 36, который увеличивает его на единицу и передает на входы элемента И 38 и соответствующие разряды первого входа коммутатора 40, Если на выходе сумматора 36 хотя бы в одном разряде присутствует "0", то на первом информационном выходе блока 3 (на выходе

55 элемента И 38) устанавливается "0", который свидетельствует о том, что данный интервал еще не отработан.

В случае, если на всех разрядах сумматора 36 присутствует "1", элемент

И 38 вырабатывает "1", поступающую через коммутатор 37 на первый информационный выход.

При сигнале на с.тробирующем входе дешифратора 7, равном нулю (спучай, когда время не отработано), дешифратор 7 пропускает позиционный код дискретности (единица в том разряде, который соответствует заданной дискретности) на вход регистра 46 и один из входов узла 48 сравнения блока 5 управления. В регистр 46 записывает— ся код дискретности данного спова, а узел 48 сравнивает значения текущей дискретности на выходе регистра 47 и дискретности данного слова на первом информационном входе блока 5 управления.

Нулевой сигнал с. выхода записи блока 5 поступает на второй вход разрешения записи блока 4 (на третий вход коммутатора 40) и через него на вход разрешения записи блока 1 памя— ти. Запись информационного слова с входов блока 3 формирования информации не происходит, и информация в данной ячейке блока 1 памяти не из— меняется.

В случае, если единице на первом информационном входе блока 5 управления в разряде, соответствующем значению дискретности считанного слова, в аналогичном разряде регистра

47 соответствует "1", узел 48 сравнения вырабатывает единичный сигнал на выход записи блока 5 управления.

Этот единичный сигнал через б.ток 4 формирования импульса записи поступает на вход разрешения записи блока 1 и в адрес, установленный на адресных входах блока 1 памяти, записывается новое информационное слово с выходов блока 3.

По третьему тактовому импульсу с выхода 27 счетчик 31 блока 2 формирования адреса увеличивает свое состояние на единицу и через коммутатор

32 передает сигнал на адресные входы блока 1 памяти.

Следующий импульс с выхода 25 через элемент И 22 и мультиплек=ор 8 считывает по новому установленному адресу информационное слово и изме)1 135 няет его, если необходимо, как описано.

Блок 2 формирования адреса периодически по такту выхода 27 увеличивает адрес блока 1 памяти, из которого по такту выхода 25 считывается информация, и в зависимости от требуемой дискретности отсчета времени в данном слове и текущей дискретности блок 5 управления (узел 48 сравнения) вырабатывает импульс разрешения записи новой информации в блок 1 памяти по текущему адресу, при наличии "О на первом информационном выходе блока 3 с выхода дешифратора 7 в регистр 46 заявки блока 5 управления записывается значение дискретности данного слова. При переполнении счетчика 31 блока 2 формирования адреса импульс с выхода переполнения адреса через второй вход начальной установки устанавливает в исходное состояние блок 5, сбрасывает регистр

47 и триггер 50 в нулевое состояние, запрещая тем самым прохождение импульса с выхода 27 на счетный вход счетчика 31 блока 2 формирования адреса и импульса с выхода 25 на вход разрешения чтения блока 1 памяти.

Одновременно через элемент 34 задержки импульсом переполнения счетчик 31 сбрасывается в нулевое сос— тояние.

Таким образом, к моменту переполнения счетчика после опроса всех адресов ячеек блока 1 памяти в регистре 46 блока 5 управления записаны величины дискретов, с которыми необходимо отработать каждый интервал времени (не отработанный к данному моменту времени), записанный в запоминающее устройство блока 1 памяти, регистр 47 установлен в нулевое состояние и готов к приему сигналов с выходов блока 6 синхронизации.

При отработке временного интервала одним из реле времени в информационном слове, считанном из определенной ячейки блока 1 памяти, длительность интервала времени во всех разрядах, кроме младшего, содержит "1 . Сумматор 36 блока 3 увеличивает код на единицу и на его выходе во всех разрядах присутствуют " 1", которые поступают на вход элемента И 38. "1" с выхода элемента И 38 через коммутатор 37 поступает на управляющий вход дешифратора 7 и устанавливает на его

7939

40

55 выходе все "0" (т.е. содержимое регистра 46 блока 5 не изменяется), и на один из входов элемента И 9, на втором входе которого присутствует "1" с первого информационного выхода блока 1 памяти (признак занятости ячейки).

Элемент И 9 вырабатывает сигнал

" 1", поступающий на стробирующий выход 19 таймера и управляющий вход магистрального усилителя 24, который пропускает с третьего информационного выхода блока 1 памяти код номера отработанного реле времени на группе

18 информационных выходов таймера.

В ячейку, из которой считалось

- отработанное реле времени, записыва ется с выходов блока 3 слово, т.е. признак того, что данная ячейка сво-, бодна и в нее можно записывать следующую информацию (новое реле времени) .

Операция записи информации процессором в блок 1 памяти таймера в автономном режиме производится в те моменты времени, когда на выходе 2 1 запуска таймера присутствует "0", т.е. когда нет сравнения разрядов регистров 46 и 47 блока 5 управления.

Это позволяет оперативно вводить параметры новых реле времени взамен отработавших, не прерывая операций отсчета времени, имеющихся в блоке 1 памяти.

Формула изобретения

1. Таймер, содержащий блок памяти, дешифратор и элемент И, о т л и— ч а ю шийся тем, что, с целью расширения функциональных возможностей эа счет повьппения точности отсчета временных интервалов, в него введены блок формирования адреса, блок формирования информации, блок формирования импульса записи, блок синхронизации, блок управления, два магистральных усилителя и мультиплексор причем первый выход блока памяти соединен с входом разрешения работы блока формирования импульса записи, с первым входом первого элемента

И и с первым информационным входом первого магистрального усилителя, первая группа выходов блока памяти соединена с первой группой информационных входов первого магистрального усилителя и с первой группой информа13 135793 ционных входов блока формирования информации, вторая группа выходов блока памяти соединена с второй группой информационных входов первого

5 магистрального усилителя, с второй группой информационных входов блока ,формирования информации и с группой информационных входов второго магистрального усилителя, группа выходов 1g которого является группой информа-ционных выходов таймеров, выход первого элемента И соединен с управляю ì входом второго магистрального усилителя и является выходом строба 15 таймера, первый выход блока формирования информации соединен со стробирующим входом дешифратора, с вторым входом первого элемента И и с инфорМационным входом блока памяти, первая эп группа информационных выходов блока формирования информации соединена с группой информационных входов дешифратора и с первой группой информационных входов блока памяти, вторая 25 группа информационных выходов блока формирования информации соединена с

Второй группой информационных входов блока памяти, группа выходов первого магистрального усилителя соединена дц с третьей группой информационных входов блока формирования информации и является группой входов-выходов временных интервалов таймера, вход разрешения записи таймера соединен с входом разрешения записи блока формирования информации и с первым входом разрешения записи блока формирования

Импульса. записи, группа входов задаНия режима таймера соединена с груп- 4р пой управляющих входов блока формирования импульсов записи, с группой управляющих входов блока формирования адреса, с группой управляющих входов блока управления, с группой управляю- 45 щих входов блока формирования информации и с группой управляющих входов мультиплексора, выход которого сое" динен с входом разрешения чтения блока памяти, вход разрешения чтения таймера соединен с управляющим входом первого магистрального усилителя и с первым информационным входом мультиплексора, второй информационный вход которого соединен с выходом второго элемента И, выход разрешения записи блока формирования импульса записи соединен с входом разрешения записи блока памяти, группа адресных

9 14 входов которого соединена с группой выходов блока формирования адреса, группа информационных входов которого является группой адресных входов таймера, вход начальной установки таймера соединен с входом начальной установки блока формирования адреса, с входом начальной у< тановки блока формирования импульса записи и с первым входом начальной установки блока управления, вход запуска блока формирования адреса соединен с выходом элемента ИЛИ и с первым входом второго элемента И, выход блока формирования адреса соединен с первым входом третьего элемента И и вторым входом начальной установки блока управления, первый выход которого соединен с вторым входом разрешения записи блока формирования импульса записи, второй выход блока управления соединен с первым входом элемента

ИЛИ и является .выходом флага таймера, группа выходов дешифратора соединена с группой адресных входов блока уп— равления, группа тактовых входсв которого соединена с первой группой выходов блока синхронизации, первый выход второй группы которого соединен с первым тактовым входом блока формирования .импульса записи, с. вторым входом второго элемента И, второй выход второй группы блока синхронизации соединен с вторым тактовым входом блока формирования импульса записи, третий выход второй группы блока синхронизации соединен с тактовым входом блока формирования адреса и с третьим тактовым входом блок-. формирования импульса. записи, выход запуска которого соединен с вторым входом элемента ИЛИ и с вторым входом третьего элемента И, вйход которого является выходом занятости таймера, информационный выход блока формирования импульса записи соединен с информационным входом блока формирования адреса, причем блок управления содержит триггер, одновибратор, два элемента ИЛИ, два регистра, два блока сравнения, группа управляющих входов блока управления соединена с > группой входов первого элемента ИЛИ, первый вход которого соединен с первым входом второго элемента ИЛИ и является первым входом начальной установки блока управления, второй вход начальной установки которого

15 135793

15 входом счетчика, счетныи вход которо- З5

40 мирования адреса соединена с группои управляющих входов коммутатора, груп- 45 па выходов которого является группой информационных выходов блока формирования адреса, вход начальной установ50

55 соединен с вторым входом первого элемента ИЛИ и с входом разрешения записи первого регистра, группа информационных входов которого является группой тактовых входов блока управления, группа выходов первого регистра соединена с первой группой входов первого блока сравнения и с первой группой входов второго блока сравнения, вторая группа входов которого соединена с группой выходов второго регистра, вход разрешения записи которого соединен с выходом второго элемента ИЛИ, группа адресных входов блока управления соединена с группой информационных входов второго регистра и с второй группой входов первого блока сравнения, выход равенства первого блока сравнения является вторым выходом блока управленйя, выход равенства второго блока сравнения соединен с единичным входом триггера, выход которого соединен с входом одновибратора, выход которого соединен с вторым входом второго элемента

ИЛИ, блок формирования адреса содержит счетчик, элемент И, элемент ИЛИ, элемент задержки и коммутатор, при— чем тактовый вход блока формирования соединен с первым входом элемента И, второй вход которого является входом запуска блока формирования адреса, выход элемента И соединен с синхрого является информационным входом блока формирования адреса, группа выходов разрядов счетчика соединена с первой группой информационных входов коммутатора, вторая группа входов которого является группой адресных входов блока формирования адреса, группа управляющих входов блока фор— ки блока соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента задержки, выход элемента ИЛИ соединен с входом сброса счетчика, выход переполнения которого соединен с входом элемента задержки и является выходом переполнения счетчика, блок формирования информации содержит регистр, элемент

И, сумматор и коммутатор, причем вход разрешения записи блока формиро\

30 вания информации соединен с входом разрешения записи регистра, первая группа информационных входов блока формирования информации соединена с группой входов сумматора и с первой группой информационных входов коммутатора, вторая группа информационных входов блока формирования информации соединена с второй группой информационных входов коммутатора, выходы сумматора соединены с соответствующими входами элементов И и с третьей группой информационных входов коммутатора, выход элемента И соединен с информационным входом коммутатора, третья группа информационных входов блока формирования информации соединена с группой информационных входов регистра, группа выходов регистра соединена с четвертой группой информационных входов коммутатора, выход коммутатора является первым выходом блока формирования информации, первая и вторая группа выходов коммутатора являются соответственно первой и второй группами выходов формирования информации, вход сумматора соединен с шиной единичного потенциала таймера, управляющие входы коммутатора соединены с группой управляющих входов блока формирования информации.

2. Таймер по п.1, о т л и ч а юшийся тем, что блок формирования импульса записи содержит два триггера, элемент ИЛИ, элемент НЕ, коммутатор, причем вход начальной установки блока соединен с первым входом элемента ИЛИ, первый вход группы управляющих входов блока соединен с вторым входом элемента ИЛИ, входы с второго по и-й группы управляющих входов блока соединены с группой управляющих входов коммутато ра, вход разрешения записи блока соединен с входом элемента НЕ и с единичным входом первого триггера, нулевой вход которого соединен с выходом элемента ИЛИ, выход элемента НЕ соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом элемента И и с третьим входом элемента

ИЛИ, выход первого триггера соединен с первым входом элемента И и является выходом запуска блока, первый тактовый вход блока соединен с синхровходом второго триггера, второй

17 1357939 18 овый вход блока соединен с вто- го триггера соединен с тРетьим вхорым входом элемента И третий такто- дом элемента И, выход коммутатора яввый вход блока соеДинен с нулевым ляется выходом разрешения записи блоgzoppz второго триггера, информацион- ка, третий информационный вход комный вход которого является входом мутатора является вторым входом разразрешения ра оты лок б ты блока выход второ- Решения записи блока.

1357939

1357939

Редактор О. 1Орковецкая

Подписное

Заказ 5999/49 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений,и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

2Е г7

Составитель Н. Торопова

Техред А.Кравчук Корректор М. Максимишинец