Стандартизируемый блок памяти с n состояниями и полным автоматным графом

 

1. Стандартизируемый электронный блок памяти для реализации последовательных система цифрового управления с п состояниями, где за любым ак- - туальным состоянием может следовать любое состояние, с п элементами памяти j где перед информационным входом каждого элемента памяти последовательно включен элемент И, каждый используемый выход блока памяти связан по крайней мере с одним из этих элементов И, а к остальным входам элементов И подключены линии для ко мандных сигналов при переходах между состояниями управляемого процесса, отли„чающийся тем, что. каждый выход элементов И 6 соединен с соответствующим входом схемы 1 тактирования , реализованной в виде логической схемы ИЛИ и -соединенной выходом с тактовыми входами всех элементов памяти S, выходы элементов памяти S и выход схемы 1 тактирования соединены с входами схемы 4 блокировки , а выходы схемы 4 блокировки соединены с вьпсодами а. блока 5 памяти. 2. Блок памяти по п. 1, отличающийся тем, что связь между выходом схемы тактирования 1 и тактовыми входами элементов 5 памяти установлена с помощью внешних схемных элементов, причем при использовании только одного блока 5 памяти эта внешняя связь установлена перемычкой , а при использовании нескольких блоков 5 памяти выходы К схемы 1 тактирования собраны элементами ИЛИ и через входа L подключены ко всем элементам памяти S всех блоков 5 памяти . с (Л со СП 00 о оо

СОЮЗ СОВЕТСКИХ

COLlHAЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

БЙБ 1! мяти.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (89) DD 1300298 (21) 7770119/24-24 (22) 09.03.78 (31) MPH 03 К/197816 (32) 14.03.77 (зз) DD (46) 07.12.87. Бюл. Ф 45 (71) Академи дер Виссеншафтен дер

ГДР (DD) (72) Гюнтер Деринг, Петер Хуммитцы, Райнер Кениг, Хайнц Крюгер и Лотар Квек (DD), (53) 681.327(088.8) (54) СТАНДАРТИЗИРУЕМЬИ БЛОК ПАМЯТИ

С и СОСТОЯНИЯМИ И ПОЛНЫМ АВТОМАТНЫМ

ГРАФОМ (57) 1. Стандартизируемый электронный блок памяти для реализации последовательных система цифрового управления с и состояниями, где эа любым актуальным состоянием может следовать любое состояние, с и элементами памяти, где перед информационным входом каждого элемента памяти последовательно включен элемент И, каждый используемый выход блока памяти связан по крайней мере с одним иэ этих элементов И, а к остальным входам

„„SU„„1358087 A 1 (51) 4 Н 03 К 19/00, С 11.С.,Ц„/Щ» элементов И подключены линии для ко мандных сигналов при переходах между состояниями управляемого процесса, о т л и„ч а ю шийся тем, что каждый выход элементов И 6 соединен с соответствующим входом схемы 1 тактирования, реализованной в виде логической схемы ИЛИ и соединенной выходом с тактовыми входами всех элементов памяти S, выходы элементов памяти S и выход схемы 1 тактирования е соединены с входами схемы 4 блокировки, а выходы схемы 4 блокировки соединены с выходами а блока 5 памяти.

2. Блок памяти по п. 1, о т л и— .ч а ю шийся тем, что связь между выходом схемы тактирования 1 и тактовыми входами элементов 5 памяти установлена с помощью внешних схемных элементов, причем при использовании только одного блока 5 памяти эта внешняя связь установлена перемычкой,- а при использовании нескольких блоков 5 памяти выходы К схемы 1 тактирования собраны элементами ИЛИ и через входы L подключены ко всем элементам памяти S всех блоков 5 па8087

1 135

Изобретение относится к стандартизируемому блоку памяти для реализа ции и состояний с полным автоматным графом. С ростом автоматизации производства растет число, объем и сложность проектируемых систем управления. Это выдвигает требование к отысканин> методов для быстрой, простой и надежной проектировки с максималь.— ным использованием стандартных готовых блоков, а также систем с большой надежностью и гибкостью применения.

Изобретение относится к такому последовательному блоку, применение ко. торого в сочетании с определенной структурой управления обеспечивает выполнение этих требований.

Известна схема памяти с и состояниями, разработанная для анализа входных последовательностей.

Эта схема в указанном виде не реализует полного автоматного графа.

Это свойство можно получить лишь путем схемотехнических мер. Кроме то-;го, эта схема принципиально не допускает кодированных реализаций блока памяти.

Известна схема памяти для реализации и состояний с полным графом переходов, предусматривающая использование триггеров без счетного входа.

Полнота графа переходов обеспечивается тем, что каждому состоянию i из общего числа состояний схемы п взаимно-однозначно сопоставляются входные сигналы m.,=(Ldnl, где Ьйп — наименьшее целое число, большее или равное Ldn, и кадое ребро автоматного графа имеет вес элементарной конъюкции входного сигнала, соответствующего состоянию i. Следовательно, управление такой схемой с и состояниями осуществляется посредством n(Ldn) линий связй.

Это большое число линий связи является существенным недостатком как с точки зрения надежности, так и в отношении практического применения этой схемы.

Известны также схемы памяти, которые в рамках програмного управления испольэуются как программные датчики (Директивы по проектированию стандартных блоков DHEL ОВА Народному предприятию "Реглерверк", Дрезден, 1974). Эти схемы работают по принципу регистров сдвига и реализуют циклический процесс. Лишь с помощью дополнительных затрат на логику, возникающих заново для каждой проблемы, может быть достигнута полнота автоматного графа; с.

На современном уровне техники неизвестна схема памяти, в которой для реализации некоторого полного (и тем самым любого) автоматного графа с общим числом состояний и было бы достаточно п входных линий, которую при использовании в цифровом управлении можно было бы вводить независимо от проблем управления и тем саI мым стандартизировать, которая не допускала бы динамических ошибок и не выдавала бы их на своих выходах., Цель .изобретения создание стандартизируемого и следовательно интегрируемого и реализуемого на любой элементной базе блока для осуществления цифрового управления, отличающегося возможностью простой и надежной проектировки и удовлетворяющего кри-. р5 териям высокой общей надежности и простоты контроля, чем устраняются указанные в обзоре современного состояния техники недостатки известных технических решений.

В основе изобретения лежит задача создать такой стандартизируемый электронный блок памяти для реализации цифровых последовательных систем управления с п состояниями, где за любым актуальным состоянием может следовать также любое состояние, который имеет п входов и выходов, а также и элементов памяти, используемые выходы которого выводятся через эле- .

40 менты И обратно на входы, причем на остальные входы элементов И при изменениях состояния управляемого процесса подаются сигналы управления, который за счет. специальных тактирований и блокировок отличался бы возможностью асинхронной характеристики параметра срабатывания; воэможностью несложного объединения нескольких блоков памяти в.одной общей схеме, обладающей при соответственно большем числе состояний теми же свойствами, что и отдельный блок памяти; надежностью реализации прогонок через несколько состояний управления; возможностью несложного расширения блока, чтобы он принимал помехозащищенный код при нарушении кода дбработки.

Согласно изобретению задача решается таким образом, что каждый выход

1358087 элемента И соединяется с соответствующим входом реализованной в виде ячейки ИЛИ схемы тактирования, выход которой подключен к тактовым входам

5 всех элементов памяти. Выходы элементов памяти и выход схемы тактирования соединены с входами схемы блокировки для реализации конъюнкции выходных сигналов элементов памяти и инверсно- 0 го тактового сигнала в качестве блокирующего сигнала. Выходы схемы блокировки подключены к выходам блока памяти. Для обеспечения совместного включения нескольких блоков памяти связь между выходом схемы тактирования и тактовыми входами элементов памяти установлена посредством внешних схемных элементов, что является преимуществом изобретения. При ис;.. пользовании только одного блока памяти эта связь создается с помощью перемычки. При использовании нескольких блоков памяти выходы схемы тактиI рования собираются с помощью элементов ИЛИ и через входы соединяются со всеми элементами памяти всех блоков памяти.

В рамках структуры, использующей принцип блокировки, блок памяти пред- 30 назначен для .реализации состояний некоторой проектируемой системы уп-,, равления. Сигнал Ь на некотором выходе представляет при этом состояние и деблокирует те входы блока памяти, на которые могут поступать команды перехода состояния в следующее состояние. Команды переходов между состояниями и выходные сигналы блока памяти подаются через элементы И на 40 входы блока памяти.

При использовании блока памяти в сочетании с названной структурой исключается определение условий набора и сброса. Проблема проектирования 45 последовательных схем упрощается до проблемы разработки комбинаторных схем. Используемый принцип блокировки позволяет одновременно выполнять несколько условий передачи, что существенно упрощает-решение задачи проектирования.

Изменение нулевой занятости вхо-. дов блока памяти в такую занятость, при котором по крайней мере один

55 вход загружен единицЕй ненулевая

I занятость вызывает запись в память актуальной занятости и сброс занятости, записанной перед этим в память, а также нулевую занятость выходов блока памяти. Изменение ненулевой занятости входов в нулевую приводит к выводу на выходы записанной в памяти занятости. Благодаря обратной связи выходов блока памяти с входами через элементы И нулевая занятость выходов памяти, обусловленная ненулевой занятостью входов памяти, приводит к тому, что ненулевая занятость входов памяти переходит в нулевую занятость, тем самым завершаются переходы между состояниями, и блок памяти выдает новое состояние. На основе выбранного принципа тактирования внутри блока памяти для переходов между состояниями не нужно осуществлять явного задания времени. Переходы между состояниями определяются лишь динамическими свойствами применяемых элементов схемы.

На фйг. 1 изображена блок-схема блока памяти; на фиг. 2 — то же, с дополнительным самоконтролем; на фиг. 3 — блок-схема по фиг. 2, реализуемая в электронных элементах для

n=4 состояний и обработки одного из и кодов с использованием D-триггеров и элементов НЕ-И; на фиг. 4 структура цифрового управления с использованием предложенного блока памяти.

На фиг. 1 входы е; блока 5 памяти связаны с состоящим из нескольких элементов памяти блоком 2 памяти.

Управление элементами памяти Я осуществляется посредством тактового сигнала, который формирует схему тактирования в зависимости от изменений занятости входов. Если один блок достаточен для решения задачи управления, то между выходом К и входом L устанавливается перемычка, в противном случае перемычка снимается, и образованные внутренние тактовые сигналы; проходя .через элемент ИЛИ, группируются и подаются на вход внешнего тактирования отдельных блоков памяти. Для подавления возмущающих воздействий динамических переходных процессов к блоку 2 памяти подключается схема 4 блокировки..Эта блокировка срабатывает в ответ на тактовый сигнал и действует в течение переходных процессов элементов памяти S.

На фиг. 2 изображено дополнительное устройство 3 самоконтроля, которое подключено к блоку 2 памяти. Это!

358087 устройство проверяет, выдают ли выходы блока 5 памяти допустимые кодовые э"наки. При появлении недопустимого кодового знака вырабатывается сигнал ошибки. 3а устройством 3 самоконтроля размещена схема 4 блокировки, которая деблокирует п выходов лишь в том случае, если нет сигнала ошибки или тактовый сигнал больше не подается.

На фиг. 3 четыре входы е -е соединены с информационными входами элементов памяти S -Б . В качестве эле1 4 мейтов памяти используются D-триггеры. о

Элементы отрицания Т„ -Т и Т -Т„ а также элементы HE-И „ Т и Т„„ формируют в зависимости от изменений входных сигналов схему тактирования.

Тактовый генератор параллельно управляет элементами памяти Б„-S 1, побуждая их при этом к принятию поступающей информации. Внутренний тактовыйсигнал выводится через выход К. Этот сигнал или внешний тактовый сигнал подается на элементы памяти S,-S 1 через вход 1, а на схему блокировки

4 — через вход г. Для обеспечения определенного начального состояния после исчезновения напряжения элементы памяти Б,-S через вход е пе- реводятся в нулевое состояние после восстановления рабочего напряжения, и нормальная работа может быть продолжена.

Элементы HE-И и Й -Й и элементы

1 отрицания Й -Й образуют устройство

3 самоконтроля. Если загружено более одного элемента памяти S. -Б то со 1 ответствующие элементы схемы вырабатывают сигнал ошибки. Через элемент

НЕ-И Й, элемент отрицания Й „ и выход d выводится сигнал, используемый для внешнего контроля ошибок.

Тем самым сигнализируется активность соответствующего блока памяти, так что в случае одновременного возбуждения нескольких блоков памяти, т.е. когда ошибка распределена по нескольким блокам памяти, срабатывает блокировка всех этих. блоков памяти. Появляющийся сигнал ошибки через элементы НЕ-И ЙА,-ЙА1 подается на светоизлучающий диод ИА для индикации.

Элементы НЕ-И В -В и. элементы

1 4 отрицания В -В8 образуют схему 4 блокировки. Выданный устройством 3 самоконтроля сигнал ошибки или же посту6 пивший через вход r внешний тактовый сигнал или сигнал ошибки вызывают блокировку соответствующих выхо5 дов а -а

4 4

Сигнал L на входе е. вызывает появление сигнала "0" на выходе К, и если этот сигнал снова сопрягается через вход 1, то на выходе элемента

HE H Т„ возникает сигнал L. Этот действующий в качестве тактового сигнал, который в отличие от сигналов на информационных входах элементов памяти S -S поступает с задержкой, побуждает к принятию информации в элементы памяти S„-S . Снятие сигнана L на входе е. вызывает отключение

1 такта с дополнительной задержкой, вызванной элементами отрицания T -T„ .

gp Элементы схемы Й -H устройства самоконтроля, расположенные за эле,ментами памяти S, -S ., проверяют, загружено ли более одного элемента памяти S --S . .Если например из-за соот1 4 р5 ветствующих внутренних ошибок или же воздействий помех загружаются элементы памяти S и Sä, то выходы

Q выдают сигнал "0". Эти нулевые сигналы вызывают появление сигналов

"0" на выходах элементов отрицания

Й -Й таким образом элементами НЕ-И

5 дУ

В„ и В блокируется дальнейший пере. нос информации элементов цамяти Б„ и

Б1. В таких случаях на всех выходах

35 1 8 а -а возникает сигнал "0". Блокированное состояние блока 5 памяти индицируется светоизлучающим диодом

ЙА . Если напрИмер загружены элементы памяти S u S, то на их выходах

4„ сигнал "0, а на выходах. элементов

НЕ-И И„ и Й появляются сигналы Ь, вследствие чего управление светоизлучающим диодом осуществляется через элементы НЕ-И ЙА1, ЙА и ЙА,. Сигнал

45 L на выходе е вызывает сброс всех элементов памяти S,-S, и следовательно сброс блокированного состояния.

Таким образом, блок 5 памяти вызывает запоминание поступившего на вход е,. сигнала 1 и вырабатывает сигнал

L на взаимно-однозначном к выходу е. ч выходе а.. Этот сигнал L существует

1 до поступления другого входного сигнала.

При поступлении сигнала на входную линию е ° все сигналы на выходных линиях а устанавливаются в "0" для . значений J4i. На фиг. 4 блок 5 памяти используется для построения систе1358087 мы цифрового управления. В рамках этой структуры блок 5 .памяти для реализации состояний проектируемой системы управления. При этом сигнал Ь на выходе а, представляет состояние

Z. Управления. Этот сигнал L исполь1 зуется для деблокировки тех входов е, блока 5 памяти,на которые могут

1 поступать команды Н " перехода состоя- 10

\j ния Z. в последующее состояние Z

1 чем обеспечивается реализация предусмотренного хода процесса. Для этого с помощью элемента И 6 осуществляется операция логического умножения а.-Н . и это значение подается на э вход е блока 5 памяти. Команда Н;;

1 представляет собой сигнал L который образуется в логическом элементе из сигналов параметров процесса в слу- рО чае, если выполнено условие {булево выражение) перехода из состояния Z. в состояние Z

Указанное соединение выходов а, с

1 соответствующими элементами И б, зависящее от условий задачи, может осуществляться до и после этих элементов. Из-за того, что блок 5 памяти должен обработать один из и кодов. он может быть проверен стандартным набором данных Т = (1000, 0100, 0010, 00011. Для этого элементы контрольного набора данных используются в качестве занятости входов. Блок 5 памяти работает безошибочно, если не возникает занятость выходов, отличающаяся от соответствующей занятости входов.

Признано изобретением по результатам экспертизы, осуществленной ведомством по изобретательству Германской Демократической Республики.

1358087 ,е, Фиг.4

Составитель О. Скворцов

Редактор Л. Гратилло Техред M.Дидык Корректор Г. Решетник

Закаэ 6008/56 Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4