Матрица постоянного запоминающего устройства

 

Изобретение относится к вычислительной технике и может быть использовано при разработке интегральных схем запоминающих устройств. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что матрица содержит пороговые блоки, опорного напряжения и запуска порогового элемента , 1 з.п. ф-лы, 1 и.п. (Л с со 4 оо со о сю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3572031/24-24 (22) 01.04.83 (46) 30.10.87. Бюл. Р 40 (72) С.Г,Ильченко, Л,П,Низовцев и А,A,Ñêðûïoâ (53) 681.327.66 (088.8) (56) К0,348.497 ТУ5, K586-PE I микросхема, К0.348.727-05, Микросхема

К1809ВГ2, 1980.

„„SU„„1348908 А1 (54) МАТРИЦА ПОСТОЯННО! О ЗАПОГ1И1!АОДЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике и может быть использовано при разработке интегральных схем запоминаюших устройств.

Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что матрица содерямт пороговые блоки, шины опорного напряжения и запуска порогового элемента, 1 з.п, ф — лы, ил, 1348908

Изобретение относится к вычислительной технике и может найти применение при разработке цифровых интегральных схем на МДП-транзисторах, Цель изобретения — повышение быстродействия постоянного запоминающего устройства (ПЗУ), На чертеже изображена матрица

ПЗУ, Матрица содержит общую шину l,шину 2 питания, адресные шины 3, инверторы 4, каждый из которых состоит из разрядной шины 5, нагрузочного элемента 6 и запоминающих транзисторов

7, пороговые блоки 8, состоящие из нагрузочных элементов 9 и 10, первого ключевого транзистора 11, третьего ключевого транзистора 12, второго ключевого транзистора 13, четвертого ключевого транзистора 14, пятого ключевого транзистора 15, выходной шины 16 инверсного плеча, выходной шины 17 прямого плеча, входной шины 18 опорного напряжения и входной запускающей шины 19. В быстродействующей матрице в каждом инверторе

4 нагруэочный элемент 6 включен между разрядной шиной 5 и шиной 2 питания, истоки запоминающих транзисторов 7 подключены к общей шине l,стоки — к разрядной шине 5, затворы к соответствующим адресным шинам 3, в каждом пороговом блоке нагруэочный элемент 9 включен между выходной шиной 17 и шиной 2 питания, нагрузочный элемент 10 включен между выходной шиной 17 и шиной 2 питания, сток первого ключевого транзистора ll подключена к выходной шине 16 инверсного плеча и затвору второго ключевого транзистора 13, затвор — к выходной шине 17 прямого плеча, исток — к стоку третьего ключевого транзистора

12 затвор третьего ключевого тран7 зистора 12 подключен к соответствующей разрядной шине 5, исток — к стоку пятого ключевого транзистора 15, сток второго ключевого транзистора

13 подключен к выходной шине 17 прямого плеча, исток — к стоку четвертого ключевого транзистора 14, затвор четвертого ключевого транзистора 14 подключен к шине опорного напряже— ния, исток — к стоку пятого ключевого транзистора 15, затвор пятого ключевого транзистора 15 подключен к шине 19 запуска сигнала, исток — к общей шине °

5,5

Пороговое устройство (схема сравнения) представляет собой симметричный RS-триггер с управлением (т,е, паразитные емкости выходных шин 16 и 17 равны, идентичны нагруэочные элементы 9 и IO, транзисторы 11 и 13, 12 и 14 соответственно), Матрица ПЗУ работает следующйм образом.

На шине 18 опорного напряжения задается требуемый уровень опорного напряжения (уровень компарирования) .

Пусть в начальный момент времени на шине 19 запуска действует низкий уровень входного сигнала ("0"), тогда транзистор 15 закрыт и выходные шиHb! 16 и 17 заряжены до высокого уровня ("1") через нагруэочные элементы

9 и 10 соответственно от шины питания. Следовательно, транзисторы 11, l3 и 14 открыты, но так как транэистор 15 закрыт, уровень сигнала на выходных шинах 16 и 17 не зависит от ( уровня сигнала, действующего на затворе логического транзистора инверсного плеча 12 в этот момент времени.

Подадим теперь на шины 3 комбинацию входных сигналов, Если разрядная шина 5 в начапьный момент была разряжена (т,е, уровень сигнала на шине 5 соответствовал "0"), а комбинация входных сигналов состоит из одних "0", то разрядная шина 5 начинает заряжаться от шины 2 питания через нагрузочный элемент 6 до высокого уровня, превышающего уровень опорного напряжения, и транзистор

12 открывается, Если теперь подать на шину 19 запуска высокий уровень, то транзистор 15 открывается, выходная шина 16 начинает разряжаться через открытые транзисторы 11, 12 и

15, а выходная шина 17 — через открытые транзисторы 13 — 15, Но так как схема сравнения симметрична, а уровень сигнала, действующего на затворе транзистора 12, больше, чем опорное напряжение, то выходная шина 16 разрядится быстрее, чем шина

17, и транзистор 13 закрывается, при этом на выходной шине 17 восстанавлнваеФся высокий уровень (через нагрузочный элемент 10 от шины 2 питания) и поддерживает транзистор 13 в открытом состоянии, Таким образом, на выходной шине 17 устанавливается высокий уровень сигнала ("1")> соответствующий заданной

1348908 комбинации сигналов на адресных шинах 3 инвертора 4, состоящей из "0" °

После того, как произведено считывание информации с выходной шины 17 (являющейся выходной шиной порогового устройства), на шину 19 управляющего сигнала снова подается низкий уровень сигнала и пороговое устройство устанавливается в свое первоначальное состояние, соответствующее высокому уровню сигнала на шинах

16 и 17.

Если при задаваемой комбинации входных сигналов на затворе хотя бы одного из транзисторов 7 действует высокий уровень, а в начальный момент времени соответствующая разрядная шина 5 инвертора 4 заряжена до высокого уровня, то шина 5 начинает разряжаться через соответствующий транзистор 7 до низкого уровня, величина которого меньше,. чем уровень компарирования. Если теперь подать на шину 19 высокий уровень, то транзистор 15 открывается, при этом выходная шина 16 начинает разряжаться через открытые транзисторы 11, 12 и 15, а шина 17 — через открытые транзисторы 13-15. Но так как схема сравнения симметрична, а уровень опорного напряжения, действующего на затворе транзистора 14 больше,чем низкий уровень сигнала, действующего на затворе транзистора 12, то шина 17 разряжается быстрее, чем шина

16, и транзистор 11 закрывается,при этом на шине 16 восстанавливается высокий уровень. Таким образом, на выходной шине 17 устанавливается низкий уровень 4, соответствующий заданной комбинации сигналов на адресных шинах инвертора 4.

После считывания информации с выходной шины порогового устройства на шину 19 подается "0" и схема устанавливается в свое исходное положение.

Формула и э о б р е т е н и я

1 ° Матрица постоянного запоминающего устройства, содержащая накопи5 тель адресные шины которого являют1 ся входом матрицы, нагрузочные элеМенты, первые выводы которых подсоеинены к разрядным шинам накопителя, торые выводы нагрузочных элементов йодключены к шине питания, о т л и— а ю щ а я с я тем, что, с целью повышения быстродействия матрицы,она содержит пороговые блоки, причем информационный, установочный и тактовый входы порогового блока подсоединены соответственно к разрядной шине, шинам опорного напряжения и запуска, а выход порогового блока является соотве гствующим выходом матрицы.

20 2. Матрица по п,1, о т л и ч а ющ а я с я тем, что пороговый блок содержит первый ключевой транзистор, второй ключевой транзистор, сток и затвор которого соединены соответст25 венно с затвором и стоком первого ключевого транзистора, третий ключевой транзистор, сток которого соединен с истоком первого ключевого транзистора, а затвор является информаgp ционным входом порогового блока,четвертый ключевой транзистор, сток и исток которого соединены соответственно с истоком второго и третьего ключевых транзисторов, а затвор яв35 ляется установочным входом порогового блока, пятый ключевой транзистор, сток, исток которого соепинены соответственно с истоком третьего ключевого транзистора и шиной нулевого

40 потенциала, а затвор является тактовым входом порогового блока, первый нагрузочный элемент, перв;,Я и Второй

ВыВОды KQTopoT О соединены сООГВетственно со стоком первого ключевогo

4> транзистора и шиной питания, второй нагрузочный элемент, первый вывод которого соединен со стоком второго ключевОГО транзистора и явля тся выходом порогового блока, а второй вывод соединен с шиной питания, !

348908

Составитель Б,Венков

Техред М.Ходанич

Редактор Т,Лазоренко

Корректор Н,Король

Заказ 5196/52

Тираж 587 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул,Проектная, 4