Арифметическое устройство

 

Изобретение относится к вычислительной технике и может быть .использовано при построении быстродействующих операционных устройств цифровых вычислительных машин. Цель изобретения - повышение быстродействия за счет сокращения времени вычисления элементарных функций. Предлагаг ;емое устройство-содержит арифметикологический блок 1, умножитель 2, нормализатор 3, два регистра 4, 5 общего назначения, два буферных регистра 6, 7, шинный коммутатор 8, мультиплексор 9, регистр-счетчик 10 адреса памяти и блок 11 постоянной памяти с соответствующими связями. Устройство с высоким быстродействием осуществляет выполнение арифметико-логических операций над операндами, заданными в двоичной форме. 1 ил. (Л со о: со 30 о:

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

Ai (19) (111 (д) 4 С 06 F 7/38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ.,; .

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

В©,тц- — .., «1б

C C> (21) 4037874/24-24 (22) 19,03.86 (46) 30,12.87. Бюл. 11« 48 (72) Ю, Л. Павлов и Е. К. Пьянков (53) 681.325(088.8) (56) Патент ФРГ 11 2523860, кл. G 06 F 7/38, опублик. 1979.

Авторское свидетельство СССР

11« 885993, кл. G 06 F 7/38, 1980. (54) АРИФ1«1ЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть .использовано при построении быстродействующих операционных устройств цифровых вычислительных машин. Цель изобретения — повышение быстродействия за счет сокращения времени вычисления элементарных функций, Предлага-, .емое устройство- содержит арифметикологический блок 1, умножитель 2, нормализатор 3, два регистра 4, 5 общего назначения, два буферных регистра 6, 7, шинный коммутатбр 8, мульти" плексор 9, регистр-счетчик 10 адреса памяти и блок 11 постоянной памяти с соответствующими связями, Устройство с высоким быстродействием осуществляет выполнение арифметико-логических операций над операндами, заданными в двоичной форме. 1 ил.! 363186

2 блока 1, умножителя 2, нормализатора 3, регистра-счетчика 10 адреса памяти, блока 1! постоянной памяти и управляющие входы шинного коммутатора 8 и мультиплексора 9 соединены соответственно с управляющей шиной 22 устройства.

Устройство работает следующим образом, Выполнение операции сложения, Эта операция выполняется арифметикологическим блоком 1, Операция начинается с записи исходных операндов в буферные регистры 6 и 7. В регистры 6 и 7 операнды могут быть записаны через шинный коммутатор 8 из регистров 4 и 5 либо из блока 11 постоянной памяти, для чего по соответствующим линиям управляющей шины 22 подаются соответствующие адреса регистров и команды управления шинным коммутатором 8. Одновременно по соответствующим линиям управляю" щей шины 22 на арифметико-логический блок 1 подается код операций, например операции суммирования.

Через такт работы устройства на выходы арифметико-логического блока 1 устанавливается значение суммы, Этот результат может быть выбран из устройства по информационной шине 12 либо записан в регистры 4 и 5, при этом по управляющей шине 22 подаются соответствующие управляющие сигналы»

Выполнение операции умножения..

Эта операция выполняется умножителем 2, Сомножители записываются в буферные регистры 5 и 7, отсюда по информационным шинам 20 и 21 поступают на входы умножителя. Старшая и младшая части произведения хранятся в соответствующих внутреиних регистрах умножителя 2 и могут быть считаны поочередно на информационную шину

12, для чего по шине 22 управления подается соответствующий код операции °

1г

1

Выполнение операции сдвига, Сдвиг осуществляется нормализатором 3 и операндом, записанным в регистре 7.

Параметр сдвига подается либо по шине 20, либэ по управляющей шине 22, по ней же подается соответствующий код операции. Результат сдвига поИзобретение относится к вычисли тельной технике и может быть использовано при построении быстродействующих операционных устройств цифровых вычислительных машин °

Цель изобретения - повышение быстродействия за счет сокращения времени вычисления элементарных функций. 1О

На чертеже представлена функциональная схема арифметического устройства.

Устройство содержит арифметикологический блок 1, умножитель 2, нормализатор 3, первый и второй регистры 4 и 5 общего назначения, первый и второй буферные регистры

6 и 7, шинный коммутатор 8, мультиплексор 9, регистр-счетчик 10 адреса памяти, блок 11 постоянной памяти, информационную шину 12, соединенную соответственно с выходами арифметико-логического блока 1, умножителя 2, нормализатора 3, информационными входами регистров

4 и 5 общего назначения и с управляющим выходом регистра-счетчика 10 адреса памяти, выход 13 регистра 4 общего назначения соединен с первыми информационными входами мультиплексора 9 и шинного коммутатора 8, выход 14 регистра 5 общего назначения соединен со вторыми информаци-. онными входами шинного коммутатора

8 и мультиплексора 9, выход 15 которого соединен с информационным входом регистра-счетчика 10 адреса памяти, адресный выход 16 которого соединен с адресным входом блока ll постоянной памяти, информационный вы,ход 17 которого соединен с третьим информационным входом шинного коммутатора 8, первый выход 18 которого соединен с информационным входом 45 первого буферного регистра 6, второй выход 19 шинного коммутатора 8 соединен с информационным входом второго буферного регистра 7, выход

20 первого буферного регистра 6 сое- б0динен с первыми информационными входами арифметико-логического блока 1, умножителя 2 и нормапизатора 3, вторые информационные входы которых соединены с выходом 21 второго буферного регистра 7, входы разреше.ния записи регистров 4 и 5 общего назначения, буферных регистров 6 и 7: синхровходы арифметико-логического является на выходе нормализатора 3 через такт работы устройства.

1363186

Выполнение операции нормализации. Эта операция выполняется нормализатором 3. Нормализуемый операнд поступает с регистра 7, одновременно по шине 22 поступает код операции.

Через такт работы устройства мантиссу нормализованного числа можно считать с выхода нормализатора 3, а еще через такт можно считывать по- 10 рядок нормализованного числа.

Выполнение операции деления.

Операция деления выполняется в два этапа. На первом этапе производится вычисление функции обратной величины. 15 делителя, На втором — умножение делимого на обратную величину делителя. Операция вычисления функции об" ратной величины опирается на приве" денные выше операции: суммирование., 20 вычитание, сдвиг, нормализация и умножение, а также на вспомогательное оборудование: блок 11 постоянной памяти, регистр-счетчик 10 адреса памяти и мультиплексор 9. Исходные операнды, делимое и делитель нахо" дятся в регистрах 4 и 5. С этого момента начинается первый этап деления — нахождение обратной величины делителя, 30

Делитель через шинный коммутатор

8 заносится в регистр 7 и по шине

21 поступает на вход нормализатора

3, который производит логический сдвиг влево на К+1 разряд, чем обеспечивается получение величины

- (к+ 1

m 2 (, которая с выхода нормализатора 3 по шине 12 записывается в регистры 4 и 5, Одновременно с этим в регистр-счетчик 10 адреса памяти 40 через мультиплексор 9 заносятся старшие k разрядов делителя, чем обеспечивается установка на адресных входах младшей части блока 11 постоянной памяти числа,.соответствующего Х;, а на адресные входы старшей части по.шине 22 управления подается код функции обратной величины, На выходе блока ll постоянной ,памяти устанавливается значение 1/х;.

В следующем такте работы устройства производится анализ величины

- (кф!1 (ки1 ш 2 на нуль. Величина m 2 через шинный коммутатор 8 записывается в регистр 6 иношине 20 поступает на вход арифметико-логического блока 1, который производит операцию сравнения на нуль. В случае по-:, ложительного результата анализа, т,е, m ? (" 1 = О, первый этап операции деления на этом заканчивается.

Значение 1/х; на выходе блока 11 постоянной памяти будет искомым для функции обратной величины. Это значение через шинный коммутатор 8 записывается в регистр 7 и по шине 21 по" ступает на вход умножителя 2. Одновременно делимое через шинный коммутатор 8 записывается в регистр 6 и по шине 20 поступает на второй вход умножителя 2, который производит операцию умножения, результат операции по шине 12 записывается в регистры

4 и 5. В случае отрицательного результата анализа, т.е. m 2 (О, - (к4!) арифметико-логический блок 1 выполняет над присутствующим на его входе операндом m 2 " 1, хранящимся в регистре 6 операцию дополнения, т,е.

1-m 2 (""1 ° Результат этой операции с выхода блока-1 записывается в регистры 4 и 5, В следующем такте величина 1-m 2 (к"1 из регистров 4 и 5 и величина 1/х; с выхода блока

Н постоянной памяти. через шинный коммутатор 8 записываются в регистры 6 и 7 соответственно и по шине

20 и 21 подаются на вход умножителя 2, который производит операцию умножения, результат умножения записывается в регистры 4 и 5.

В следующем такте содержимое регистра-счетчика 10 адреса памяти увеличивается на единицу младшего разряда, чем обеспечивается получение на выходе блока постоянной памяти значения 1/х,, которое через шинный коммутатор 8 записывается в регистр 7. Параллельно из pe(g vi) гистров 4 и 5 значение m 2 (записывается в регистр 6. По шине 20 и 21 эти значения поступают на входы умножителя 2, который производит операцию умножения ш-2, 1/х;„, (к+1 результат записывается по шине 12 в регистры 4 и 5, В следующем такте это значение m 2 " 1/х;„, а параллельно с ним результат предыдущего умножения (1-m 2 ) 1/х из регистров 4 или 5 записываются в регистры 6 и 7 соответственно и по шинам 20 и 21 поступают на- вход арифметико-логического блока 1, который производит операцию суммирования. На выходе блока 1 появляется искомая величина 1/х, которая по шине 12 заносится в регистры 4!

363186 и 5. На этом первый этап операции деления заканчивается. В следующем такте работы устройства значения делимого и функции обратной величины делителя с выходов регистров 4 и 5 через шинный коммутатор 8 заносятся в регистры 6 и 7 соответственно и по шинам 20 и 21 поступают на вход умножителя" 2. Результат операции умножителя, являющийся конечным реэуль" татом операции деления записывается в регистры 4 и 5. На этом операция

t деления заканчивается.

Вычисление элементарных функций.

Вычисление элементарных функций производится аналогично операции вычисления функции обратной величины с той лишь разницей, что на старшие разряды адреса блока 11 постоянной памяти подается соответствующий код функции, определяющий зону ПЗУ, в которой находятся значения данной табу" лированной функции в опорных точках.

Повышение быстродействия арифметического устройства удается обеспечитЪ- эа -счет сокращения времени выполнения операций вычисления элементарных функций.

Пример вычисления функции обратной .величины.

Требуется вычислить функцию обратной величины заданную уравнением.

f(х) = 1/х, где число х - нормирова-! но, т.е, 2 х с 1 и имеет рид и 2, где N — разрядность обрабатываемых операндов.

Интервал изменения аргумента

-1 к

2; 1) разделить точками на 2 интервалов, где k — целое число мень" ше N. Длина каждого интервала (х;; х,,) составит

-1

1 — 2 - (ки) — — — -=2

2м

У

К а количество опорных точек р = 2 +1, Поскольку значение х=1 в интервал изменения аргумента не входит, то количество опорных точек, для которых значение функции f(x ) определек но и занесено в ПЗУ равно р =р-1=2 т.е. для адресации к ПЗУ необходимо

k разрядов адреса, при этом емкость к

ПЗУ составит ? .N-разрядных чисел.

Подобное разбиение позволяет применить для вычисления функции обратной величины формулу для цифровой линейной интерполяции табулированной функции на малом интервале разбиения

Арифметическое устройство, со30 держащее арифметико-логический блок, умножитель, нормалиэатор, первый и второй регистры общего назначения, первый и второй буферные регистры, мультиплексор и блок постоянной

З5 памяти, причем выход первого буферного регистра соединен с первыми информационными входами арифметикологического блока, умножителя и нор мализатора, входы разрешения записи первого и второго регистров общего назначения, первого и второго буферных регистров, управляющие входы мультиплексора, арифметико-логического блока, умножителя и нормализа45 тора соединены соответственно с управляющей шиной устройства, а выходы арифметико-логического блока, умножителя и нормализатора соединены соответственно с информационной

50 шиной устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия за счет сокращения времени вычисления элементарных функций, в него введены шинный

55 коммутатор и регистр-счетчик адреса л памяти, причем Информационные входы первого и второго регистров общего назначения соединены соответственно с информационной шиной устройства, 5

n f (х; ) + mfgx; )

Ix! m+ n где х; ха х;„, m=x-х,, n = xÄ+Ä- x„

-(х а (х! (1 m 2 ) f (х;1+

+ m2 <""! Е (! ) (х, 1

Из данного выражения (1) видно, что операция вычисления функции обратной величины сводится к простым операциям сдвига, сложения и умножения.

Таким образом, в предлагаемом арифметическом устройстве операция деления и вычисления обратной величины будет выполняться в среднем эа время на 40Х меньше, чем в известном устройстве, а время вычисления элементарных функций будет варьироваться в тех же пределах, что и для функции обратной величины в зависимости от вида функций.

Формула изобретения! 363186

Составитель В. Гусев

Редактор А, Долинич Техред Л.Олийнык Корректор Г. Решетник

Заказ 6362/39 .,Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.1 f3035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 выходы - соответственно с первым и вторым информационными входами шинного коммутатора и мультиплексора, выход которого соединен с информациБ онным входом регистра-счетчика адре" са памяти, адресный выход которого соединен с младшим адресным входом блока постоянной памяти, управляющий выход - с информационной шиной уст" ройства, выход блока постоянной памяти соединен с третьим информационным входом шинного коммутатора, управляющий вход которого соединен с управляющей шиной устройства, управляющий вход блока постоянной памяти соединен с управляющей шиной устройства, первый и второй выходы шинного коммутатора соединены соответственно с информационными входами первого и второго буферных регистров, выход второго буферного реги" стра соединен с вторыми информационными входами арифметико-логического блока, умножителя и нормализатора а синхровод регистра — счетчика адреса памяти соединен с управляющей шиной устройст— ва.