Запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств с произвольным доступом . Цель изобретения - расширение области применения за счет организации обращения по нескольким адресам к блокам оперативной памяти. Устройство содержит коммутаторы 1,, 1 адреса, блоки 2 и . памяти дескрипторов , шифраторы 3, , 3,, блоки 5,- 5у оперативной памяти, коммутаторы 6,-6 данных. Цель достигается тем, что в структуру памяти встроена память второго уровня с возможностью бесконфликтного обращения по нескольким (трем) адресам. 3 ил. с 3t ел 05 |Х

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) 1111

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3999334/ 24- 24 (22) 26.12.85 (46) 23.12.87. Бюл. В 47 (72) М.С.Белков, Е.А.Братальский и А.П.Смирнов (53) 681.327.6(088.8) (56) Мультипроцессорные системы и параллельные вычислеиия./Под ред.

*.Энслоу. — М.: Мир, 1976, с. 51,96.

Авторское свидетельство СССР

М 947866, кл. G 06 F 13/14, 1980. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (S7) Изобретение относится к вычислительной технике и может быть ис511 4 9 06 F 13/14, G 11 С 11/00 польэовано для построения запоминающих устройств с произвольным доступом. Цель изобретения — расширение области применения эа счет организации обращения по нескольким адресам к блокам оперативной памяти. Устройство содержит коммутаторы 1<, 1 адреса, блоки 2, и 2z памяти дескрипторов, шифраторы 3,, Зэ, блоки 5,—

5z оперативной памяти, коммутаторы

6,-6 данных. 11ель достигается тем, что в структуру памяти встроена память второго уровня с возможностью бесконфпиктного обращения по нескольким (трем) адресам. 3 ил.

1361569

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств с произвольным доступом, Цель изобретения — расширение области применения эа счет органиэации обращения по нескольким адресам к блокам оперативной памяти.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. ? — пример выполнения блока памяти дескрипторов (для объема памяти

512 адресов); на фиг. 3 — пример реализации шифратора.

Устройство содержит коммутаторы

1, и 1 адресов чтения, блоки 2„ и

22 памяти дескрипторов, шифраторы 3< и 3, коммутаторы 4,-4 адресов, блоки 5,-54 оперативной памяти и коммутаторы 6<-6.< данных.

Кроме того, устройство содержит вход 7 первого адреса чтения (1AH, 1AR1 — первый разряд первого адреса чтения), вход 8 второго адреса чтения (2АВ), вход 9 адреса записи (А<<), входы 10 и 11 чтения, вход 12 записи, информационный вход 13,. синхровходы 14 и 15, входы 16 и 17 коммутаторов l< и 1 адресов чтения, выходы

18 блока 2, памяти дескрипторов,выходы 19 и 20 коммутаторов 4, и 4 адресов, выход 21 блока 2 памяти дескрипторов, выходы 22 и 23 коммутаторов

5 и 5z адресов, выходы 24-27 шифратора 3,, выходы ?8 и 29 блоков 5< и

5 оперативной памяти, выходы 30-33 шифратора З, выходы 34 и 35 блоков

5 > и. 5< оперативной памяти и выходы

36-39 коммутаторов б, -6„ данных.

Коммутаторы 1< и 1 предназначены для выдачи требуемого адреса чтения через коммутаторы 4,4„ адресов на входы блоков 5, -5 памяти. Каждая пара блоков 5<, 5z и 5,5 < образует накопитель с двумя уровнями памяти—

ОЗУ и СОЗУ. ОЗУ и СОЗУ имеют общие адресные и информационные цепи и различаются занимаемыми зонами н накопителях.

Блоки 2< и 2 памяти дескрипторов служат для хранения и выдачи дескрипторов при обращении к памяти второго уровня (СОЗУ). Дескрипторы DH; с выходов 18 и 21 указывают блок памяти, н котором находится информация чтения по адресу А . Например, для блоков .5< и 5 дескриптор с выхода

18 означает

j 0 — информация н блоке 5

)<<

Э

1 ) — информация н блоке 5

Шифраторы 3, и 3 предназначены

5 для формирования сигналов управления на выходах 24-27 и 30-33, которые имеют следующий смысл.

24 — чтение из блока 5,, z запись в блок 5 новое значение дескриптора;

25 — разрешение записи н блок 5<, 26 — разрешение записи н блок 5 ;

27 — разрешение записи в блок памяти дескрипторов 2, .

Коммутаторы б, -64 служат для подачи требуемой информации чтения на выходы 38 и 39 устройства.

Обозначим основную память (ОЗУ) через П, а память второго уровня (СОЗУ) через P. Устройство выполняет следующий набор операций: (Рl, Р2, PÇ) — чтение Рl, чтение

25 Р2, запись PÇ; (Пl, Р2, PÇ) — чтение Пl, чтение

Р2, запись РЗ; (вЂ, Р2, ПЗ) — отсутствие чтения

1, чтение 2, запись ПЗ; (Pl, â€, ПЗ) — чтение 1, отсутствие чтения 2,запись ПЗ.

Таким образом, первое чтение и запись могут относиться как к ОЗУ, так и к СОЗУ, второе чтение всегда относится к СОЗУ. Если операция вклю.-: чает одно обращение к ОЗУ, то остальные относятся к СОЗУ.

При этом, если обращение к ОЗУ производится через блоки 5, и 5, то чтение из СОЗУ выполняется через

40 блоки 5з и 5, и наоборот. Запись в

СОЗУ производится дважды, в оба блока по одному адресу. При выполнении операции (Pl, Р2, РЗ) чтение по первому адресу Рl производится из пер45 ного блока 5, и 5, чтение по второму адресу Р? — из второго блока 5 и

5, а запись РЗ производится днажды, в оба блока памяти.

Каждый блок памяти выполняет следующий набор бесконфликтных операций: (Пl, Р2) — чтение Пl, запись Р2; (-, П2) — отсутствие чтения, запись П2; (P1, Р2) — чтение Рl, запись Р2.

В каждом такте блоки 5,, 5 и 5

54 получают по два адреса, записи и чтения, и ныполнявт по два бесконфликтных обращения. Дескрипторы с

1361569 выходов 18 и 21 блоков 2, и ? определяют в накопителе блок памяти, выполняющий чтение, и блок памяти, выполняющий запись. Зона памяти СОЗУ дублируется н кажцoм блоке памяти

5,, 5 и, 5д. При этом по каждому адресу используется одна из двух ячеек, вторая свободна. Иэ двух СОЗУ, размещенных н блоках 5<, 5 и 5»

5, образуется одно общее СОЗУ с возможностью трех бесконфликтных обращений (два чтения и одна запись).

Адрес обращения к памяти ОЗУ имеет полную длину, например, для памяти емкостью 16К слов 14 разрядов (AR 1-14, АМ 1-14). Адрес обращения к памяти СОЗУ короче, так как объем этой памяти меньше. В рассматриваемом примере agpeca СОЗУ короче На 5 разрядов (AR 6-14, AW 6-14). Старший (первый) разряд первого адреса чтения (1AR 1). определяет блок памяти, к которому производится обращение

1 Π— чтение иэ блоков 5<,5 1 — чтение из блоков 5,5

Шифраторы 3< и 3 формируют управляющие сигналы на выходах 24-27, 30-33, определяющие режим обращения к памяти. Коды старших разрядов адреса определяют режим обращения

0000 — отсутствие обращения;

1000 — обращение к СОЗУ;

0000 — обращение к ОЗУ,первый блок памяти;

1000 — обращение к ОЗУ,второй блок памяти.

AR 2-5=

AW 2-5=

В начале такта на входы устройства подаются адреса обращения 1AR, 2AR, AW, которые могут относиться как к ОЗУ, так и к СОЗУ, и сигналы — на выходы 7-15. Коммутаторы 1< и 1

При обращении к памяти ОЗУ разрядь адреса 3-5 содержат хотя бь| од у 40 единицу, т.е. код в этих разрядах не равен 000.

Так как адресные и информационные цепи памятей ОЗУ и СОЗУ совмещены, то конструктивно они могут бить раз- . 45 мещены в одних и тех же БИС ЗУПВ, выпускаемых промьппленностью. Например, в микросхемах емкостью 16К первые

lK адресов могут быть использованы для СОЗУ, а остальные — для памяти 50

ОЗУ.

Устройство работает следующим образом. под управлением сигнала 1AR выдают требуемие адреса чтения с виходов

16 и 17 на входы коммутаторов

4 и 4>, 4, которые передают их на

2 е входи блоков 5,, 5 и 5, 5<. При обращении к памяти ОЗУ каждый блок памяти производит требуемое обращение, чтение или запись. При выполнении обращения к СОЗУ в каждом блоке памяти сначала производится обращение по адресу чтения к бчокам 2, и

2 . Прочитанные дескрипторы с выходов 18 и 21 поступают н шифраторы

3 < и 3, которые формируют сигналы управления на выходах 24-27, 30-33

Затем блоки 5„, 5 и 5, 5 выполя няют заданные операции обращения, а блоки 2, и 2 — запись нового значения дескрипторов.

Информация из блоков памяти поступает на входи коммутаторов 6, -6+, которые выдают ее на выходы 38 и 39 устройства, Аналогично выполняется смешанная операция одновременного обращения к памяти ОЗУ и СОЗУ.

Таким образом, н структуру оперативной памяти (ОЗУ) встроена память второго уровня (СОЗУ) с возможностью бесконфликтного обращения по нескольким (трем) адресам.

Формула и з о б р е т е н и я

Запоминающее устройство, содержащее первый, второй, третий и четвертый блоки оперативной памяти, адресные входы которых подключены к выходам соответственно первого, второго, третьего и четвертого коммутаторов адресов, выходы первого и второго блоков оперативной памяти подключены к информационным входам первого коммутатора данных, выходы третьего и четвертого блоков оперативной памяти подключены к информационным входам .второго коммутатора данных, первый и второй блоки памяти дескрипторов, входы адресов записи которых объединены и подключены к первым информационным входам первого второго, третьего и четвертого коммутаторов адресов и являются входом адреса записи устройства, информационные входы и входы стробирования первого, второго, третьего и четвертого блоков оперативной памяти объединены и являются соответственно информационным входом и первым синхровходом устройства, о т л и— ч а ю щ е е с я тем, что, с целью расширения области применения за счет организации обращения по нескольким адресам к блокам оперативной памяти, оно содержит первый и второй блоки коммутаторов адресов чтения, первый и второй шифраторы и .третий и четвертый коммутаторы данных, выходы которых являются информационными выходами устройства, первые и вторые информационные входы третьего и четвертого коммутаторов данных подключены к выходам соответственно первого и второго коммутаторов данных,выход первого блока памяти дескрипторов подключен к первому входу первого шифратора, первый выход которого подключен к информационному входу первого блока памяти дескрипторов, к управляющим входам первого и второго,коммутаторов адресов и первого коммутатора данных, второй, третий и четвертый выходы первого шифратора подключены к соответствующим входам записи первого блока оперативной па-. мяти, второго блока оперативной памяти и первого блока памяти дескрипторов, выход второго блока памяти дескрипторов подключен к первому входу второго шифратора, первый выход которого подключен к информационному входу второго блока памяти дескрипторов и к управляющим входам третьего и четвертого коммутаторов адресов и второго коммутатора данных, второй, третий и четвертый выходы второго шифратора подключены к входам записи соответственно третьего блока оперативной памяти, четвертого блока оперативной памяти и второго блока памяти дескрипторов, выходы первого

5 коммутатора адресов чтения подключены к адресным входам адресов считывания первого блока памяти дескрипторов, к второму входу первого шифратора и к вторым информационным входам первого и второго коммутаторов адресов, выход второго коммутатора адресов считывания подключен к входам адресов считывания второго-блока памяти дескрипторов, к второму входу второго шифратора и к вторым информационным входам третьего и четвертого коммутаторов адресов, информационные входы первой и второй групп первого и второго коммутаторов адресов считывания объединены и являются соответственыо входами адресов считывания первой и второй групп устройства, управляющие входы первого и второго коммутаторов адресов считывания и третьего и четвертого коммутаторов данных объединены и являются старшим входом адреса считывания первой группы, третьи входы первого и второго .

30 шифраторов являются соответственно первым и вторым входами чтения устройства, четвертые входы первого и второго шифраторов подключены к входам адреса записи первого блока памяти дескрипторов, пятые входы первоЗБ ro и второго шифраторов объединены и являются входом записи устройст— ва.

Праиэв.-полигр. пр-тие, r. Уясгород, ул. Проектная, 4

BHHHHN 6292/49

) 361569

Тираж 671

Подписное