Накопитель для оперативного запоминающего устройства

 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах статического типа на МДП-транзисторах. Целью изобретения является снижение потребляемой накопителем мощности. Накопитель содержит матрицу ячеек 1 памяти, каждая из которых выполнена из переключающих транзисторов 2 и 3, резисторов 4 и 5, транзисторов

СОЮЗ СОНЕТСНИХ

СО1.1ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1376118 (51)4 G 11 С 11/40

ВСЕЙ> -"1Ц .

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

Г, 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ (2 I ) 4123947/24-24 (22) 19.06.86 (46) 23.02.88. Бюл. N 7 (72) В.В.Баранов, Ю. М.Герасимов, Н.Г.Григорьев, А.Н.Кармазинский, П.Б.Поплевин и Э.П.Савостьянов (53) 681.327(088.8) (56) Полупроводниковые запоминающие устройства и их применение./Под ред.

А.Ю.Гордонова, 1981, с. 25-39, фиг. 1.9.

Патент США 11 4409679, кл. G 11 С 11/40, опублик. 1983. (54 ) НАКОПИТЕЛЬ ДЛЯ: ОПЕРАТИВНОГО

ЗАПОМИНАЮЩЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах статического типа на МДП-транзисторах. Целью изобретения является снижение потребляемой накопителем мощности. Накопитель содержит матрицу ячеек 1 памяти, каждая из которых выполнена из переключающих транзисторов

2 и 3, резисторов 4 и 5, транзисторов

1376118

7 и 8 выборки по строкам матрицы, транзисторов 9 и 10 выборки по столбцам матрицы. Накопитель содержит также разрядные шины 11,-11 +,(где k— число столбцов матрицы), ключевые элементы на транзисторах 12„-12 g, прямой 13, и инверсный 13 входы-выходы записи чтения, адресные входы

14,-14 столбцов матрицы, адресные входы 15,-15 р строк матрицы (где рчисло строк матрицы), элементы подзаряда на транзисторах 16 -16g>i шиИзобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах статического типа на МДП-транзисторах. 5

Цель изобретения,— уменьшение потребляемой накопителем мощности и повышение надежности накопителя.

На фиг. 1 приведены структурная схема накопителя и принципиальная схема каждой ячейки памяти накопителя; на фиг. 2 и 3 — временные диаграммы, поясняющие работу накопителя.

Предлагаемый накопитель содержит (фиг. 1) матрицу ячеек 1 памяти, каждая из которых выполнена иэ первого 2 и второго 3 переключающих транзисторов, первого 4 и второго 5 резисторов, подключенных к шине 6 питания накопителя, первого 7 и второго 8 транзисторов выборки по сторонам матрицы, первого 9 и второго 10 транзисторов выборки по столбцам матрицы. Накопитель содержит также разрядные шины 11„-11 .„ (где k — число столбцов матрицы), ключевые элементы на транзисторах 12 „-12 „, прямой 13, и инверсный 13 входы - выходы записи"чтения, адресные входы 14 „-14 „ столбцов матрицы, адресные входы

15,-15р строк матрицы (где р - число строк матрицы), элементы подзаряда на транзисторах 16,-16 „„ и шину 17 нулевого потенциала. На фиг. 2 и 3 обозначены напряжение 18 на выбранном входе 15, напряжение 19 на выбранном входе 14, напряжения 20 ну 6 питания и шину 17 нулевого потенциала. Надежность накопителя повышается за счет подключения ячеек

1 памяти соседних столбцов к общей разрядной шине и, таким образом, исключения паразитных связей. Потребляемая накопителем мощность в активных режимах записи и чтения снижена вследствие подключения к шинам 11 только одной выбранной ячейки 1 памяти и одного -транзистора 16. 1 s.n. ф-лы, 3 ил. и 21 соответственно на входах 13, и

13, напряжения 22 и 23 соответственно на прямой, например ll, и инверсной, например, 11 q шинах матрицы, напряжения 24 и 25, соответственно, на стоках транзисторов 2 и 3.

На фиг. 2 показаны временные диаграммы напряжений для случая записи в ячейку i памяти противоположной хранимой информации, например логического нуля, на фиг. 3 — для случая считывания логической единицы.

Накопитель работает следующим образом, В статическом режиме (режим xpa— нения) на всех входах 14 и 15 поддерживается напряжение логического нуля ("Лог,0"). При этом транзисторы 7-10 всех ячеек 1 и транзисторы 12 закрыты и напряжение на всех . шинах li с помощью транзисторов 16 оказывается равным величине (V„„-V „.„)/

/(? + !), где U „„- напряжение питания;

U„, и — пороговое напряжение и коэффициент влияния подложки транзисторов соответственно. В запоминающих устройствах сопротивление резисторов 4 и 5 ячеек 1 составляет десятки и сотни ГОм, что намного порядков превышает значение сопротивления открытого транзистора 2 или 3 и обеспечивает малое потребление мощности в режиме хранения (например, в запоминающем устройстве информационной емкостью 256 кбит в режиме хранения накопитель потребляет мощность менее

1 мВт).

3 1376118

В режиме считывания на один иэ входов 15 и один из входов !4 подается адрес, т.е. напряжение "Лог.l"

Будем считать, что выбрана строка или столбец, если на соответствующие входы, например, 14, или 15, подано напряжение "Лог.l". В результате оказывается выбранной ячейка 1, памяти, стоящая на пересечении выбранных строки и столбца матрицы, т.е. оказываются открытыми по затвору транзисторы

7-10 этой ячейки. При этом начинается разряд емкости, например шины 11, подключенной через открытые транзисторы 8 и 10 с тем плечом выбранной ячейки 1,, в котором поддерживается напряжение "Лог.О", например, через транзистор 3 шины 11,, соединенной с другим плечом выбранной ячейки 1,, 20 в котором поддерживается напряжение

"Лог. 1", например, через транзистор 2. Изменение напряжения на шине

Il через открытые транзисторы 12, и 12 выбранного столбца передается на выходы 13, и 13

В режиме записи на входы 13, и

13 подается напряжение, соответствующее записываемой информации. Затем на соответствующие входы, например, 15, и 14, подается напряжение "Лог.l." 30

При этом выбирается соответствующая ячейка, например, 1, и открываются транзисторы 12, и !2 выбранного столбца матрицы, через которые напряжение с входов 13„ и !3 передается 35 на шины ll, и ll выбранного столбца, что приводит благодаря открытым транзисторам 7-10,выбранной ячейки к записи информации в эту ячейку.

Особенностью режима записи, напри-40 мер, в ячейку 1, противоположной информации (фиг. 2), например для случая записи "О", когда на прямые входы 13, и шину 11, подаются нули, является то„ что уровень напряжения 45 о

U на нине 1! должен быть достаточна но низким (не более порогового напряжения транзисторов), а второе изменение напряжения на входе 13, и шине 11„ в момент С, должно происходить не ранее второго изменения на входах 15, и 14 в момент t,, восстановление напряжений поспе записи происходит в интервале времени от а до С

Особенностью режима считывания информации (фиг. 3) иэ ячейки 1, для случая считывания "1", когда напряжения 20 н 22 на прямых входе 13, и ш ине ll остаются равным логической единице, является то, что уровень о !!диалогического нуля в ячейке 1, (фиг. 3, напряжение 25) в процессе считывания должен быть достаточно малым (меньше порогового напряжения транзистора) для обеспечения неразрушающего. считывания информации. Величина напряжения U,„(фиг. 3, напряжения 21 и 23) определяется соотношением между размерами транзисторов

16, 2, 3, 7 и 8. Дифференциальный выходной сигнал, считываемый с выходом 13, и 13,, определяется величи-. ной U --U, rye U — уровень логичессч

1 кой единицы; величина U --У,„ реально составляет 0,5-1,5 В, что достаточно для срабатывания внешних усилителей считывания (не показаны). Считывание происходит в интервале времени от t, до t,, восстановление напряжения — в интервале времени от

ДО 1., °

Благодаря подключению ячеек смежных столбцов матрицы к общей шине 11 устраняется параэнтная связь между разрядными шинами li, за счет чего повышается надежность накопителя, а ложная запись в смежные ячейки памяти записи информации исключается благодаря тому, что к шинам 11 подключается лишь одна ячейка 1 памяти.

В предлагаемом накопителе мощность, потребляемая в активных режимах записи и считывания, определяется током, протекающим только через ,одну выбранную ячейку 1 памяти н один транзистор 16. формула и э о б р е т е н и я

1. Накопитель для оперативного запоминающего устройства, содержащий матрицу ячеек памяти, ключевые элементы на транзисторах и элементы подзаряда на транзисторах, стоки и saтворы которых подключены к шине питания накопителя, причем исток транзистора первого элемента подзаряда соединен с первыми входами-выходами записи-чтения ячеек памяти первого столбца матрицы и стоком транзистора первого ключевого элемента, исток транзистора последнего элемента подзаряда подключен к вторым входам-выходам записи-.чтения ячеек памяти последнего столбца матрицы и стоку транзистора последнего ключевого элемента,.первые и вторые адресные входы ячеек памяти каждой строки мат13?6118 рицы объединены и являются адресным входом строки матрицы накопителя, истоки транзисторов нечетных ключевых .элементов объединены и являются прямым входом-выходом записи-чтения на5 конителя, истоки транзисторов четных ключевых элементов объединены и являются инверсным входом-выходом записи-чтения накопителя, затворы транзисторов каждых двух смежных нечетного и четного ключевых элементов соединены с третьими адресными входами ячеек памяти соответствующего столбца матрицы и является адресным

15 входом столбца матрицы накопителя, отличающийся тем, что, с целью уменьшения потребляемой накопителем мощности и повышения надежности накопителя, в нем исток транзистора

20 каждого из элементов подзаряда, кроме первого и последнего, подключен к первым входам-выходам записи-чтения ячеек памяти соответствующего столбца матрицы, вторым входом-выходом записи-чтения ячеек памяти предыдущего столбца матрицы и стокам транзисторов соответствующего нечетного и предыдущего четного ключевых элементов.

2. Накопитель по п. 1, о т л и—

1 ч а ю шийся тем, что каждая ячей-ЗО ка памяти содержит первый и второй транзисторы выборки по строке матрицы, первый и второй транзисторы выборки по столбцу матрицы, первый и второй резисторы, первый и второй переключающие транзисторы, затворы и стоки которых соединены перекрестной связью, а истоки подключены к шине нулевого потенциала, причем первые выводы первого и второго резисторов подключены соответственно к стокам первого и второго переключающих транзисторов и истокам первого и второго транзисторов выбора строки матрицы, стоки которых соединены соответственно с истоками первого и второго транзисторов выборки столбца матрицы, стоки которых являются соответственно первым и вторым входомвыходом записи-чтения ячейки памяти, затворы первого и второго транзисторов выборки являются соответственно первым и вторым адресными входами ячейки памяти, затворы первого и второго транзисторов выборки столбца матрицы объединены и являются третьим адресным входом ячейки памяти, вторые выводы. первого и второго резисторов соединены с шиной питания накопителя.

1376118

Составитель Т.Зайцева

Редактор Н.Тупица Техред M. ôù ð Корректор М Иаксимишинец

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауйская наб., д. 4/5

Заказ 790/49

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4