Матричный накопитель на мдп-транзисторах с изменяемым пороговым включением
Изобретение относится к вычислительной технике и может быть использовано при проектировании интегральных схем электрически репрограммируемых постоянных запоминающих устройств. Целью изобретения является повышение быстродействия накопителя. Поставленная цель достигается благодаря уменьшению паразитной емкости разрядной шины, время зарядки которой при считывании составляет 40 - 60% от общего времени выборки и поэтому оказывает значительное влияние на быстродействие. 1 з. п. ф-лы, 3 ил.
Изобретение относится к вычислительной технике и может быть использовано при проектировании интегральных схем электрически репрограммируемых постоянных запоминающих устройств (ЭРПЗУ). Целью изобретения является повышение быстродействия. На фиг. 1 представлена электрическая схема накопителя; на фиг. 2 - типовые временные диаграммы работы накопителя в режимах записи и считывания информации; на фиг. 3 - пример выполнения накопителя (по п. 1 ф-лы). Накопитель содержит группы запоминающих транзисторов 1, которые образуют ячейки памяти 2, истоки и стоки транзисторов 1 объединены соответственно с истоковыми 3 и стоковыми 4 разрядными шинами, затворы транзисторов 1 подключены к числовым шинам 5. Кроме того, накопитель снабжен дополнительными разрядными шинами 6,7, дополнительными числовыми шинами 8-11, шиной 12 управления и управляющими МДП-транзисторами 13,14, например n-канальными, по два на каждую ячейку. Для программирования выбранного запоминающего транзистора 1, пусть для определенности это будет верхний транзистор 1, в левой верхней ячейке (см. фиг. 1), на затворную шину 5, подключенную к затвору выбранного транзистора, подают напряжение программирования с амплитудой 20-25 В и длительностью 1-3 мс (см. фиг. 2). Дополнительную разрядную шину 6, подключенную к выбранной секции, заземляют и затем, открывая дополнительный транзистор 13 высоким потенциалом на шине 8, соединяют шину 6 с истоковой шиной 3 этой секции. Вторые дополнительные транзисторы 14 при этом закрыты низким потенциалом на дополнительной числовой шине 9. В результате этого потенциал канала выбранного транзистора 1 будет равен нулю и под воздействием напряжения программирования, целиком приложенного к подзатворному диэлектрику этого транзистора, его пороговое напряжение увеличится, например, с 1,5 до 6 В. Для того, чтобы предотвратить программирование невыбранного транзистора 1, расположенного в той же строке (т. е. МНОП-транзистора, расположенного в правой верхней ячейке и затвор которого подключен к той же затворной числовой шине 5) на невыбранные дополнительные разрядные шины, например на шину 7, подают напряжение полувыборки амплитудой, например, 10-15 В и той же длительности, что и импульс программирования. Это напряжение через открытый транзистор 13 подается на истоковую шину и каналы невыбранных транзисторов 1, приложенного к их подзатворному диэлектрику напряжения величиной, например 10 В, недостаточно для изменения их порогового напряжения, которое сохраняет свое прежнее значение 1,5 В. Если в соответствии с вторым пунктом формулы соответствующие затворные числовые шины каждой секции соединены между собой, то для предотвращения программирования невыбранных МНОП-транзисторов в других строках секций (например, нижних секциях на фиг. 2) на их канал также подается напряжение полувыборки. Для этого напряжение полувыборки устанавливают на шине управления 12, которую через транзисторы 14, открытые высоким потенциалом на другой числовой шине 10, соединяют со стоковыми разрядными шинами невыбранных секций. Для считывания выбранного транзистора 1 (пусть это по-прежнему будет верхний транзистор в левой верхней секции на фиг. 1) стоковую разрядную шину 4 выбранной секции соединяют через открытый транзистор 14 с шиной управления 12, на которой предварительно устанавливают напряжение, например, 5 В. Дополнительный транзистор 13 выбранной секции открывают напряжением 5 В на шине 8, а дополнительную разрядную шину 6 выбранной секции через дешифратор столбцов соединяют с входом усилителя считывания. Затем подают на выбранную затворную числовую шину 5 напряжение считывания с амплитудой, например, 5 В. Если пороговое напряжение выбранного запоминающего транзистора равно 1,5 В, он откроется, и потенциал на шине 6 начнет нарастать, что будет зафиксировано усилителем считывания как логическое состояние "0" этого транзистора. Если пороговое напряжение выбранного транзистора равно 5 В или более, то выбранный транзистор будет закрыт, потенциал на дополнительной разрядной шине 6 нарастать не будет и это будет соответствовать логическому состоянию "1" этого транзистора. Перед записью в накопитель новой информации выполняют стирание ранее записанной информации, т. е. выравнивают пороговые напряжения всех транзисторов 1 на уровне, например, 1-1,5 В. Эта процедура отличается от описанного выше режима программирования только тем, что подаваемое на затворы транзисторов 1 напряжение стирания отличается по амплитуде от напряжения программирования, например, меньше его и равно 15-20 В. Такая организация стирания дает возможность выполнять эту операцию избирательно. Можно также сразу стереть информацию из всего накопителя. Для этого достаточно подать напряжение стирания на все затворные числовые шины, а все истоковые шины 3 соединить с дополнительными разрядными шинами, которые в свою очередь все соединить с землей. Повышение быстродействия в накопителе предлагаемой конструкции достигается благодаря уменьшению паразитной емкости разрядной шины, время зарядки которой при считывании составляет, как правило, 40-60% от общего времени выборки и поэтому оказывает значительное влияние на быстродействие. (56) Заявка (ЕПВ) N 0081951, кл. H 01 L 29/60, 1983. Заявка (ЕПВ) N 0209006, кл. G 11 C 29/00, 1984.
Формула изобретения
1. МАТРИЧНЫЙ НАКОПИТЕЛЬ НА МДП-ТРАНЗИСТОРАХ С ИЗМЕНЯЕМЫМ ПОРОГОВЫМ ВКЛЮЧЕНИЕМ , содеpжащий ячейки памяти, каждая из котоpых состоит из гpуппы запоминающих тpанзистоpов, пpичем в каждой стpоке затвоpы гpупп тpанзистоpов подключены к соответствующей числовой шине, а истоки и стоки гpупп тpанзистоpов в каждом столбце соответственно объединены, отличающийся тем, что, с целью повышения быстpодействия матpичного накопителя, он содеpжит дополнительные числовые pазpядные и упpавляющие шины, а в каждую ячейку памяти введены упpавляющие МДП-тpанзистоpы, исток пеpвого упpавляющего МДП-тpанзистоpа подключен к истокам запоминающих тpанзистоpов данной ячейки памяти, к стокам котоpых подключен сток втоpого упpавляющего МДП-тpанзистоpа, пpичем в каждой стpоке затвоpы пеpвого и втоpого упpавляющих МДП-тpанзистоpов каждой ячейки памяти подключены соответственно к пеpвой и втоpой дополнительным числовым шинам, истоки втоpого и пеpвого упpавляющих МДП-тpанзистоpов соответственно нечетной и четной стpок подключены к шине упpавления. 2. Накопитель по п. 1, отличающийся тем, что соответствующие затвоpные числовые шины каждой ячейки памяти объединены.РИСУНКИ
Рисунок 1, Рисунок 2, Рисунок 3
