Постоянное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в постоянных запоминающих устройствах. Целью изобретения является повышение надежности постоянного запоминающего устройства. Поставленная цель достигается тем, что в устройство введены блок декодирования и блок инвертирования, причем информационный вход и корректирующие входы блока декодирования соединены соответственно с выходом первого накопителя и выходом второго накопителя, входы блока инвертирования соединены с выходами блока декодирования, а выходы - с информационными входами коммутатора. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 1! С 11 40

r:

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2! ) 4048975/24-24 (22) 07.04.86 (46) 15.03.88. Бюл. № 10 (72) К. Г. Самофалов, В. И. Корнейчук, И. А. Дичка, В. П. Сидоренко и А. В. Чернов (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР № 627543, кл. G 11 С 17/00, 1978.

Авторское свидетельство СССР № 597009, кл. G 11 С 17/00, 1978.

„„80„„1381597 A 1 (54) ПОСТОЯ ННОЕ ЗАПОМИ НАЮШЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в постоянных запоминающих устройствах.

Целью изобретения является повышение надежности постоянного запоминающего устройства. Поставленная цель достигается тем, что в устройство введены блок декодирования и блок инвертирования, причем информационный вход и корректирующие входы блока декодирования соединены соответственно с выходом первого накопителя и выходом второго накопителя, входы блока инвертирования соединены с выходами блока декодирования, а выходы — с информационными входами коммутатора. 3 ил.

1381597

Изобретение относится к вычислительной технике и автоматике и может быть использовано при создании запоминающих устройств.

Цель изобретения — повышение надежности постоянного запоминающего устройства.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2 — блок декодирования и блок инвертирования; на фиг. 3 — коммутатор.

Устройство содержит первый накопитель 1, второй накопитель 2, первый дешифратор 3, к входу 4 которого подключена первая часть кода адреса, а выход связан с входами первого 1 и второго 2 накопителей, блок 5 декодирования, первый вход 6 которого соединен с выходом первого накопителя 1, второй вход 7 — с выходом второго накопителя 2, первый выход 8 — с первым входом блока 9 инвертирования, второй выход 10 — с вторым входом блока 9 инвертирования. Выход 11 блока 9 инвертирования связан с первым входом коммутатора 12, к второму входу которого подключен выход

13 второго дешифратора 14. К входу 15 второго дешифратора 14 подключена вторая часть кода адреса, а выход коммутатора 12 связан с шиной данных 16.

Блок 5 декодирования (фиг. 2) состоит из К схем свертки по модулю два 17.1 — 17.К (К определяется из соотношения

К=)!ой(т+й+г) (, где ) х(ближайшее целое не меньшее, чем х число; г - — длина ячейки второго накопителя 2;

m длина информационной части ячейки накопителя 1; т+Ф вЂ” длина ячейки накопителя 1, к входам которых подключены соответствующие разряды выходов первого и второго 2 накопителей (в соответствии с проверочной матрицей кода Хемминга), дешифратора 18, к входам которого подклю,чены выходы схем свертки по модулю два

17.1 — 17.К, двухвходовых сумматоров по модулю два 19.1 — 19.т и двухвходовых сумматоров по модулю два 20.1 — 20.r. К первым входам сумматоров 19, 20 подключены одноименные разряды выходов соответственно первого 1 и второго 2 накопителей, а к вторым входам — выходы дешифратора 18.

Блок 9 инвертирования состоит из сумматоров по модулю два 21.1-— - 2!.m, к первым входам которых подключены одноименные выходы сумматоров 19.1 — 19.m блока 5 декодирования, а к остальным входам — выходы сумматоров 20.

Коммутатор 12 (фиг. 3) состоит из двухвходовых элементов И 22.1 — 22.m, к первым входам которых подключены одноименные разряды 11.1 — 11.m выхода 11 блока 9 инвертирования, а к вторым входам — соответствующие разряды 13.1 — 13.t (t 1=m) 2 выхода 13 второго дешифратора 14, и I, t— входовых элементов ИЛИ 23.1 — 23.!, выходы которых соединены с шиной данных 16, Длина r ячейки накопителя 2 может изменяться в пределах I

IP сумматоров 21.1 — 21.т; в этом случае все сумматоры 21.1 — 2l.m будут двухвходовыми.

Дополнительные разряды, хранимые в накопителе 2, предназначены для маскирования отказавших запоминающих элементов

1 одноименной ячейки накопителя 1 путем инвертирования соответствующих разрядов слов, подлежащих занесению в накопитель при изготовлении устройства. Предполагается, что местоположение отказов при программирования накопителя известно. Каж2р дый дополнительный разряд предназначен для инвертирования определенной группы разрядов записываемого слова. Эти группы выбираются так, чтобы при заданном количестве дополнительных разрядов обеспечивало маскирование как можно большего количества отказов. Если при записи слова в накопитель в некотором разряде ячейки имеется отказ, то группа разрядов исходного слова, включающая разряд, подлежащий записи в отказавший запоминающий элемент ячейки, при условии несовпадения записываемой цифры и типа отказа («О» или

«1»), инвертируют, а в соответствующий дополнительный разряд записывают «1», Затем преобразованное таким образом слово вместе с дополнительными разрядами кодируется кодом Хемминга и результат заносят в память: в накопителе 1 хранится преобразованное слово и контрольные разряды кода Хемминга, а в накопителе 2 — разряды инвертирования. Перечисленные операции выполняются при изготовлении ПЗУ.

40 Чтение информации осуществляется следующим образом.

По коду адреса, поступающему на вход 4 (первая часть кода адреса) первого дешифратора 3, выбираются содержимые одноименных ячеек накопителей 1, 2 и поступают

4э в блок 5 декодирования. Считанное т+й+гразрядное слово декодируется и корректируется (если имеет место однократная ошибка). Коррекция производится на сумматорах по модулю два 19, 20, причем коррекции

О подвергаются только т+г разрядов (исправление контрольных разрядов кода Хемминга нецелесообразно, так как в дальнейшем они не используются) . Исправление ошибки в некотором разряде слова равносильно сложению по модулю два содержч мого этого разряда с единицей. Местоположение ошибки определяет дешифратор 18 в соответствии с поступающим на его входы

К-разрядным кодом синдрома, вычисляемым

1381597 схемами свертки 17.1 — 17.К. Затем первые

m разрядов скорректированного слова поступают на первые входы сумматоров по модулю два 21.1 — 2l.m блока 9 инвертирования. В соответствии со значениями г дополнительных разрядов инвертирования производится инвертирование соответствующих групп т-разрядного слова. Инвертирование осуществляется путем поразрядного сложения по модулю два содержимого разрядов группы с содержимым соответствующего этой группе дополнительного разряда. На выходах сумматоров 21.! — 21.m получают восстановленное исходное слово.

Выдачей информации, которую осуществляет коммутатор 12, управляет второй дешифратор 14, на вход 15 которого поступает вторая часть кода адреса. В соответствии с кодом, подаваемым на вход 15, на шину 16 данных поступает один из t l-разрядных слогов m-разрядного слова. Коммутатор 12 используется в том случае, если длина ячейки накопителя 1 превышает разрядность шины 16 данных. Целесообразность введения коммутатора диктуется необходимостью уменьшения избыточности — чем больше длина кодируемых слов, тем меньше избыточность. Поэтому желательно, чтобы длина обрабатываемых слов превышала длину выдаваемых слов на шину 16 данных.

Устройство позволяет исправлять однократную ошибку не только в информационной части считанного слова, но и в одном из дополнительных разрядов инвертирования, т. е. контролем охвачены как информационные, так и дополнительные разряды накопителя.

Устройство позволяет маскировать отказы болыпой кратности и исправлять однократную ошибку; вызванную сбоем. С точки зрения простоты устройства и уменьшения избыточности наиболее целесообразно использовать только один дополни1ельный разряд инвертирования. В этом случае ячейки накопителя 2 будут содержать по одному разряду, а все сумматоры 21 будут двухвходовыми. При этом маскируются все 1,2,3кратные отказы. В общем случае, если ячейка накопителя содержит 2 (2)3) отказавших запоминающих элементов, то вероятность того, что все отказы будут замаскированы, равна !

О

P(2)= — —.

2+1

Вероятность маскирования 4-кратных отказов равна 0,8; 5-кратных отказов

f 5 0,67; 6-кратных — 0,57; 7-кратных — 0,5.

Формула «аобретени.ч

Постоянное запоминающее устройство, содержащее первый дешифратор, входы

20 которого являются первыми адресными входами устройства, первый накопитель, словарные шины которого соединены с выходами первого дешифратора, второй накопитель, словарные шины которого соединены с выходами первого дешифратора, второй дешифратор, коммутатор, выходы которого являются информационными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены блок декодирования, информацион3р ный вход которого соединен с выходом первого накопителя, корректирующие входы соединены с выходом второго накопителя, блок инвертирования, входы которого соединены с соответствующими выходами блока декодирования, а выходы соединены с инЗ5 формационными входами коммутатора, входы выборки разряда коммутатора соединены с выходами второго дешифратора, входы которого являются вторыми адресными входами устройства.

1381597

1381597

111 11Z 1Е

Составитель Ь Венков

Редактор М Товтин Техред И. Верее Корректор О. Кi ll,lpllh

Заказ 824, 49 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открыгий !!3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4