Матричный накопитель

 

Изобретение относится к полупроводниковой технике, технике накопления информации и может быть использовано в устройствах вычислительной техники, автоматики, электроники. Целью изобретения является повышение надежности матричного накопителя. Поставленная цель достигается за счет того, что накопитель содержит вторую область эпитаксиального слоя, первую диффузионную шину второго типа проводимости, вторую диффузионную шину первого типа проводимости, третий слой диэлектрика, причем первая диффузионная шина образует исток переключательных полевых транзисторов и шину нулевого потенциала, а вторая образует второй затвор переключательных полевых транзисторов и числовую шину матричного накопителя. 3 ил.

Изобретение относится к полупроводниковой технике, накопления информации и может быть использовано в устройствах вычислительной техники, автоматики, электроники. Целью изобретения является повышение надежности матричного накопителя. На фиг. 1 показана структура матричного накопителя; на фиг.2 разрез А-А на фиг.1; на фиг.3 графики, поясняющие работу накопителя. Матричный накопитель содержит выполненные в общей кремниевой подложке 1 динисторно-полевые элементы памяти. Динисторные четырехслойные структуры сформированы вертикально и окружены боковой диэлектрической изоляцией 2. Анод 3 первого (n⁺) типа проводимости динисторных структур выполнен в виде скрытых полупроводниковых слоев и функционально интегрирован с областями стоков полевых транзисторов того же типа проводимости. Анод 4 второго (р⁺) типа проводимости присоединен к разрядным шинам 5 (поликремниевым, которые для уменьшения сопротивления легируются соответствующей примесью с последующим вжиганием в них пластины P tSi). Числовые шины 6 второго типа проводимости образуют затворы полевых транзисторов. Для уменьшения сопротивления числовые шины 6 шунтируются металлическими шинами 7 через каждые восемь элементов памяти. Истоковые области выполнены в виде скрытой полупроводниковой шины 8 первого (n⁺) типа проводимости, проходящей через весь накопитель и функционально интегрированной для двух соседних элементов памяти вдоль разрядных шин 5. Кроме того, полупроводниковая скрытая шина 8 шунтируется металлической шиной 9. Полевые транзисторы выполнены с горизонтальными каналами, которые сформированы в эпитаксиальной пленке 10 и ограничены снизу подложкой 1 второго р- типа проводимости, являющейся общим затвором для всех полевых транзисторов матричного накопителя информации, а сверху числовыми шинами 6, образующими затворы полевых транзисторов. Накопитель работает следующим образом. В исходном состоянии хранения информации разность потенциалов между любой разрядной шиной 5 и общим полюсом накопителя истоковой областью (см. фиг. 2, фиг. 3) равна напряжению хранения разрядной шины U_p.xp, причем U_мин <U<U, где U_мин напряжение переключения элемента памяти, соответствующее меньшему порогу переключения; U_макс напряжение переключения элемента памяти, соответствующее порогу переключения, большему по абсолютной величине. Разность потенциалов между любой числовой шиной 6 и общим полюсом равна U_г.хр < U_отс.пт, где U_г.хр напряжение хранения числовой шины; U_отс.пт напряжение отсечки тока через канал полевого транзистора, чтобы подпереть каналы полевых транзисторов ключей до заданного низкого уровня тока хранения кода "1", но с условием I_xp "1" > I_мин (фиг.3), где I_хр "1" ток хранения кода "1"; I_мин ток переключения элемента памяти при пороговом напряжении U_мин. Расчетные значения U_р.хр 1,2 В, I_хр "1" 1 мкА. Выборка в накопителе одного заданного бита или байта информации (или любого числа установленной разрядности) осуществляется подачей потенциала U₁ на числовую шину 6 для полного открывания канала полевых ключей и последующей подачей по выбранным разрядным шинам 5 сигнала записи или считывания U₃"0", U₃ "1", U_сч (фиг.3), где U₃ "0" напряжение записи "0"; U₃ "1" напряжение записи "1"; U_сч напряжение считывания информации. Предлагаемый матричный накопитель обеспечивает полностью статический принцип хранения информации. Это подтверждается тем, что открытый ключ выбранного элемента памяти обеспечивает ток в канале свыше 100 мкА, что при I_хр≅0,5 мкА значительно превышает сумму токов хранения всех остальных элементов памяти, подключенных к выбранной разрядной шине 5, т.е. I_сч"1" >I_xp"1" где I_сч "1" ток считывания кода "1" (фиг.3). Поэтому усилитель считывания сможет уверенно различить логическое состояние выбранного элемента памяти без отключения на это время всех остальных элементов памяти. Кроме того, возможен уверенный контроль таких элементов полевого транзистора, как геометрия канала, только по электрическим характеристикам без предъявления повышенной требовательности к технологии формирования горизонтального канала, так как длина канала задается некритичным топологическим размером, а толщина глубиной залегания р-n-перехода затвора, сформированного в эпитаксиальной пленке.

Формула изобретения

МАТРИЧНЫЙ НАКОПИТЕЛЬ, содержащий полупроводниковую подложку первого типа проводимости, первую диффузионную область второго типа проводимости, расположенную в приповерхностной области полупроводниковой подложки, первый слой диэлектрика с отверстиями, расположенный на поверхности полупроводниковой подложки, первую область эпитаксиального слоя второго типа проводимости, расположенную на поверхности полупроводниковой подложки, вторую диффузионную область первого типа проводимости, расположенную в эпитаксиальном слое, третью диффузионную область первого типа проводимости, расположенную в приповерхностной области первой области эпитаксиального слоя, проводящую шину, расположенную на поверхностях первой области эпитаксиального слоя и слоя диэлектрика, причем полупроводниковая подложка и первая диффузионная область образуют соответственно первый затвор и сток переключательных полевых транзисторов, первая и вторая диффузионные области, первая область эпитаксиального слоя и третья диффузионная область образуют соответственно катод, вторую базу, первую базу и анод запоминающего динистора, а проводящая шина образует разрядную шину матричного накопителя, отличающийся тем, что, с целью повышения надежности матричного накопителя, он содержит вторую область эпитаксиального слоя, расположенную на поверхности полупроводниковой подложки, первую диффузионнную шину второго типа проводимости, расположенную в приповерхностной области полупроводниковой подложки, вторую диффузионную шину первого типа проводимости, расположенную в приповерхностной области второй области эпитаксиального слоя, второй слой диэлектрика с отверстиями, расположенный на поверхностях первого слоя диэлектрика и эпитаксиального слоя, третий слой диэлектрика, расположенный на поверхности проводящей шины, причем первая диффузионная шина образует исток переключательных полевых транзисторов и шину нулевого потенциала, а вторая диффузионная шина образует второй затвор переключательных полевых транзисторов и числовую шину матричного накопителя.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 30.06.1994

Номер и год публикации бюллетеня: 6-2002

Извещение опубликовано: 27.02.2002        

---