Устройство для вычисления модуля и аргумента вектора

 

Изобретение может быть при.менено для вычисления модуля и аргумента выхода в специализированных вычислителях для нахождения амплитудных и фазовых составляющих сигнала в процессорах цифровой обработки сигнала. Целью изобретения является повышение точности вычислений. Устройство содержит вход I первого и вход 2 второго аргументов, тактовый вход 3, первый 4 и второй 5 регистры, первый 6 и второй 7 преобразователи дополнительного кода в прямой, блок 8 сравнения, коммутатор 9, приоритетный шифратор 10, первый П и второй 12 сдвигатели, первый 13 и второй 14 логарифмические преобразователи, вычитатель 15, косинусный преобразователь 16, арктангенсный преобразователь 17, умножитель 18, блок 19 памяти смещения yr. ia, сум.матор-вычитатель 20, выход 21 .моду:1я вектора, выход 22 аргу.мента вектора. I ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU 1403063 А1 (5D 4 !) 06 F 7 548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4138629/24-24 (22) 7.10.86 (46) 5.06.88. Бюл. № 22 (72) Л. E. Горкуша, А. Н. Коржук, Л. А. Куприец и О. М. Поваренко (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 957207, кл. G 06 F 7/544, 1980.

Авторское свидетельство СССР № 824207, кл. G 06 F 7/548,,1981. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

МОДУЛЯ И АРГУМЕНТА ВЕКТОРА (57) Изобретение может быть применено для вычисления модуля и аргумента выхода в специализированных вычислителях для нахождения амплитудных и фазовых составляющих сигнала в процессорах цифровой обработки сигнала. Целью изобретения является повышение точности вычислений.

Устройство содержит вход 1 первого и вход 2 второго аргументов, тактовый вход 3, первый

4 и второй 5 регистры, первый 6 и второй 7 преобразователи дополнительного кода в прямой, блок 8 сравнения, коммутатор 9, приоритетный шифратор 10, первый ! и второй 12 сдвигатели, первый 13 и второй !4 логарифмические преобразователи, вычитатель 15, косинусный преобразователь 16, арктангенсный преобразователь !7, умножитель !8, блок 19 памяти смещения угла, сумматор-вычитатель 20, выход 21 модуля вектора, выход 22 аргумента вектора. ил

1403063

cos arctg2

Изобретение относится к вычислительной технике и может быть использовано в специализированных преобразователях.

Цель изобретения — повышение точности вычислений.

На чертеже представлена функциональная схема устройства.

Устройство содержит вход 1 первого аргумента, вход 2 второго аргумента, тактовый вход 3, первый 4 и второй 5 регистры, первый и второй 7 преобразователи дополнительного кода в прямой, блок 8 сравнения, коммутатор 9, приоритетный шифратор О, первый 11 и второй 12 сдвигатели, первый 13 и второй !

4 логарифмические преобразователи, вычитатель 15, косинусный преобразователь 16, арктангенсный преобразователь 17, умножитель 18, блок 19 памяти смещения угла, <„ умматор-вычитатель 20, выход 21 модуля вектора и выход 22 аргумента вектора.

Устройство работает следующим образом.

Устройство он>валяет вынислятв ° Illo>д>>ев>е»»о функвии в=ух -(-у, tf.= — Blc>>,l>/>

Ь диапазоне 0 — 360 .

Работа устройства описывается следу.о(цим математическим отношением

xl=alaxllxl, Igl!, у!=aiinlixl. Igl!, i! =с>гг Iоg >х!, сг=х! 2

6=у! 2 а! —— -1og >а;

b =1o g>b; с =гг! — гг !, z=a. xl, !

):= a r ctg2 !. x)0, g)0, Igl(,-!

90 — г!! х)0, у)0, Igl) xl

90+ . х(0, у)0, Igl)lxi йу= 180 — ф x(0, у)0, Igl(xi

180+г!у л(0, g(0, lyl(xi

270 — с, л.<0, g(0, Igl) 4

270+ . х)0, у(0, Igl Ixl

360 — гр х)0, g(0, lgl(lxi

Операнды входных чисел х и у, представленные в виде двоичного параллельного дополнительного кода (и разрядов мантиссы и разряд знаковый) с фиксированной запятой, поступают соответственно на входы 1 первого и второго 2 аргументов устройства и заносятся в первый 4 и второй 5 регистры соответственно по сигналу с тактового входа 3, с выходов первого 4 и второго 5 регистров мантиссы чисел х и у поступают на информационные входы соответственно ïåðвого 6 и второго 7 преобразователей дополнительного кода в прямой, управляют работой которых знаковые разряды регистров 4 и 5. С выходов первого 6 и второго 7 преобразователей дополнительного кода в прямой операнды чисел поступают на вход >! блока 8 сравнения и информационные входы„

1О

55 коммутатора 9. Блок 8 сравнения определяет какое из чисел болыпе, и своим выходным сигналом управляет работой коммутатора 9.

Коммутатор 9 построен так, что на его первом выходе появляется операнд, соответстBvIoIIIHH большему числу (x!), а на втором выходе операнд, соответствующий меньшему числу (y!). С первого и второго выходов коммутатора 9 операнды чисел х! и у! поступают на информационные входи первого 11 и второго 12 сдвигателей соответстBBííî. Одновременно ггг старших разрядов числа х! поступают на вход приоритетного шифратора 10, на выходе которого образуется двоичный параллельный код номера старшего знача!цего разряда числа х!, который управляет величиной сдвига первого 11 и второго 12 сдвигателей. С выходов первого 10 и второго 11 сдвигателей К-разрядные операнды чисел а и b поступают на входы соответственно первого 13 и второго 14 логарифмических преобразователей, с выходов которых операнды чисел а! и б! поступают соответственно на входы уменьшаемого и вычитаемого вычитателя 15.

Количество пг старших разрядов числа поступающих на вход приоритетного шифратора 10, выбираются из соотношения

rn=n — К.

Приоритетный шифратор 0 совместно с первым двигателем 11 производит сдвиг так, чтооы»а выходе первого с..гвигателя 11 старшая знача!цая цифра числа а находилась в старшем разряде.

С выхода вычитателя 15 операнд числа с поступает на входы косинусного 16 и арктангеHc Hol o 17 преобразователе й, которые flpoизводят преобразование информации в соответствии с функциональными зависимостями

a= — — — --,; I =arctg2

cos arctg2 соответственно. Операнд а с выхода косипусного преобразователя 16 поступает на вход второго сомножителя умножителя 18, на вход первого сомножителя которого поступает операнд числа л.! с выхода коммутатора 9. С оыходв ук>ножи>с»я IB ретулнтвт нн>нис»ения функиии z=,õr-!-у востуввет на выход 21 модуля вектора устройства.

С выходов знаков первого 1 и второго 2 регистров знаковые разряды чисел поступают соответственно на первый и второй входы блока 19 памяти смещения угла, на третий адресный вход которого поступает сигнал с выхода блока 8 сравнения. С выхода арктангепсного преобразователя 17 операнд числа ф поступает на вход первого операнда сумматора-вычитателя 20, на входы второго операнда и выбора операции которого поступает информация с первого и второго выходов блока 19. С выхода сумматоравычитателя 20 результат вычисления функции It;=arctgy/х поступает на выход 22 аргументы вектора устройства.

l403063

Составитель С. К ликов

Редактор Л. Огар Техред И. Верее Корректор О. Кравцова

3 а ка з 2861/40 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по дела..t изобретений и открытий ! 13035, Москва, Ж вЂ” 35, Ра>инская наб., д. 4,5

Производственно-полиграфическое предприятие. г. Ужгород, ул. 11роектнан, 4

Формула изобретения

Устройство для вычисления модуля и аргумента вектора, содержащее ком мутатор, первый сдвигатель, умножитель, вычитатель и блок памяти смещения угла, причем выход большего числа коммутатора соединен с входом первого сомножителя умножителя, отличающееся тем, что, с целью повышения точности вычисления, в него дополнительно введены первый и второй регистры, первый и второй преобразователи дополнительного кода в прямой, блок сравнения, приоритетный шифратор, второй сдвигатель, первый и второй логарифмические преобразователи. арктангенсный преобразователь, косинусный преобразователь и сумматор-вычитатель, причем входы первого и второго значений операндов устройства соединены с информационными входами соответственно первого и второго регистров, синхронизирующие входы которых соединены с тактовым входом устройства, выходы разрядов, кроме старших, первого и второго регистров соединены с информационными входами соответственно первого и второго преобразователей дополнительного кода в прямой, управляю!цие входы которых соединены с выходами старших разрядов соответственно первого и второго регистров, выходы первого и второго преобразователей дополнительного кода в прямой соединены соответственно с первым и вторым информационными входами коммутатора и с первым и вторым входами блока сравнения, выход которого соединен с управляющим входом коммутатора, первый выход которого соединен с информационным вхо 1ом первого сдвигателя и входом приоритетного шифратора, второй выход коммутатора соединен с информационным входом второго сдвигателя, входы управления величиной сдвига первого и второго сдвигателей соединен с выходом приоритетного шифратора, выходы первого и второго сдвигателей соединены с входами аргументов соответственно первого и второго логарифмическо о преобразователей, выходы которых соединены с входами соответственно уменыпаех!ого и вычитаемого вычитателя, выход которо!о соединен с входами аргументов арктангенсного и косинусного преобразователей, выход косинусного преобразователя соединен с входом второго сомножителя умножителя, выход которого является выходом модуля вектора устройства, выход арктангенсного преобразователя соединен с входом первого операнда сумматора-вычитателя, выход которого является выходом аргумента вектора устройства, вход второго операнда и вход выборки операции сумматора-вычитатсля соединены соответственно с первым и вторым выходами блока памяти смещения угла, выходы старших разрядов первого и второго регистров и выход блока сравнения соединены с входами разрядов первой, второй и третьей групп адресного входа блока памяти.