Устройство для вычисления тригонометрических функций

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях , обладающих высоким быстродействием и высокой достоверностью результатов . Целью изобретения является повышение достоверности результата за счет самоисправления единичных сбоев аргумента и повьшение быстродействия за счет уменьшения числа итераций. Устройство содержит блок 1 памяти опорных значений синуса и косинуса, блок 2 умножения, первый комбинационный сумматор-вычитатель 3, второй комбинационный сумматор-вычитатель 4, схему сравнения 5, накапливающий сумматор-вычитатель 6, синхронизирующий вход 7, вход 8 аргумента, вход 9 константы , выход 10 синуса, выход 11 косинуса , вход. 12 начальной установки, вычитатель 13, приоритетный шифратор 14, дешифратор приращения 15, триггер 16, элемент И 17, вход 18 запуска , вькод 19 готовности, триггер 20, элемент ИЛИ 21. 2 ил. «е (/)

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (192 (И) А1 (51)4 G 06 F 7 548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К AHTOPCHOMY СВИДЕТЕЛЬСТВУ вВ

t©

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4216542!24-24 (22) 27.03.87 (46) 30.09 ° 88. Бюл. Р 36 (71) Ленинградский электротехнический институт им. В.И.Ульянова(Ленина)

-(72) А.А.Валов и Л.M.Âèòêèí .,ф (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1140116, кл. G 06 F 7/548, 1984.

Авторское свидетельство СССР и 832552, кл. G 06 F, 7/548, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ТРИГОНОМЕТРИЧЕСКИХ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, обладающих нысоким быстродействием и высокой достоверностью результатов. Целью изобретения является понышение достоверности результата за счет самоиснравления единичных сбоен аргумента и повышение быстродействия за счет уменьшения числа итераций, Устройство содержит блок 1 памяти опорных значений синуса и косинуса, блок 2 умножения, первый комбинационный сумматор-нычитатель 3, второй комбинационный сумматор-вычитатель 4, схему сравнения 5, накапливающий сумматор-вычнтатель 6, синхронизирующий вход 7, вход 8 аргумента, вход 9 константы, выход 10 синуса, выход 11 косинуса, вход 12 начальной установки, вычитатель 13, приоритетный шифратор

14, дешифратор приращения 15, триггер 16, элемент И 17, нход 18 запуска,. выход 19 готовности, триггер 20, элемент ИЛИ 21, 2 ил.

1427362

Изобретение относится к вычислительной технике и может быть исполь40 (1) Z 1 =х-.х;, /+1, Z> >i 0 р . -р 45

sinx;, =sinx, cos2 +q;cosx;sin2 (3) -P -P

cosx;,„=ñîsõ,cos2 - q sinx, sin2; (4) х;+,, = х„q,2 Р

50 где Х вЂ” заданное значение аргумента, х, — текущее значение аргумента, — номер шага вычислений; р — номер старшего значимого разряда двоичного представления Z; 1.

В качестве начального значения х может быть выбрано либо нулевое зназовано в специализированных вычислителях, обладающих высоким быстродействием и высокой достоверностью резуль5 татов, Цель изобретения — повышение достоверности результата эа счет самоисправления единичных сбоев шины вход- 10 ного аргумента и повышение быстродей- ствия за счет уменьшения числа итерации.

На фиг. 1 представлена функцио1 нальная схема устройства, на фиг. 2 — 15 функциональная схема блока умножения.

Устройство содержит блок 1 памяти опорных значений синуса и косинуса, блок 2 умножения, первый комбинационный сумматор-вычитатель 3, второй ком-20 бинационный сумматор-вычитатель 4, схему сравнения 5, накапливающий сумматор-вычитатель 6, синхрониэирующий вход 7, вход 8 аргумента, вход 9 константы выход 10 синуса, выход 11 ко- 25 синуса, вход 12 начальной установки, вычитатель 13, приоритетный шифратор

14, дешифратор приращения 15, триггер 16, элемент И 17, вход 18 запуска, выход 19 готовности, триггер 20,. 30 элемент ИЛИ 21. Блок умножения содержит умножители 22-25 с первого по четвертый.

Устройство функционирует следующим образом.

Работа устройства заключается в вычислении функций синуса и косину-. са по следующим рекуррентным соотношениям: чение, либо некоторое известное значение Х. При этом sinx, = О, cosx, 1, при хр = О или з пх = э пХ, — о

cosx = cosX npu x = Х, В исходное состояние устройство переводится импульсным сигналом установки по входу 12 начальной установки устройства. При этом на выходе накапливающего сумматора-вычитателя 6 аргумента и на выходе первого комбинационного сумматора-вычитателя

3 появляется код нуля (sin0=0) на выходе второго комбинационного сумматора-вычитателя 4 — код единицы (cos0=1) .

Код единицы образуется на выходе сумматора 4 следующим образом. Сигнал установки со входа 12 начальной установки устройства, поступая на вход обнуления блока 2 умножения, переводит в нулевое состояние умножители 22-25 и триггер 20. В результате, на первом — третьем выходах блока 2 умножения появляется код нуля. На четвертом выходе — код единицы, (1.000...0), так как значение старшего разряда равно единице,поступающей через элемент ИЛИ 21 с инверсного выхода триггера 20.

Таким образом, в исходном состоянии на выходе накапливающего сумматора-вычитателя 6 и на выходе 10 синуса устройства присутствует код нуля, на выходе 11 косинуса устройства — код единицы.

Поступление данных на вход 8 аргумента устройства сопровождается стробирующим сигналом пуска по входу 18 пуска устройства. Сигнал готовности результата на выходе 19 готовности принимает нулевое. значение.

Если Х ) х; I(исходно х, = О), то нулевой сигнал с выхода признака

"Меньше" схемы 5 сравнения настроит накапливающий сумматор-вычитатель

6 и первый комбинационный сумматорвычитатель 3 на операцию суммирования, единичный сигнал с выхода признака "Больше" схемы 5 сравнения настроит второй комбинационный сумматор-вычитатель 4 на операцию вычита- ния. На выходе приоритетного шифратора 14 появится код старшего значимого разряда величины, Задним (положительным) фронтом сигнала пуска производится перевод триггера 16 в нулевое состояние, и тем самым разблокируется элемент И з 14273

17 для пропускания импульсов с синхронизирующего входа 7 устройства.

По фронту каждого тактового импульса осуществляется увеличение

5 (уменьшение) содержимог о накапливающего сумматора-вычитателя 6 на вели«Р чину 2, где р — номер старшего значимого разряда величины. Одновременно осуществляется вычисление значения здпх;,„ и cosx „„ по соотношениям (3), (4) с помощью блока 2 умножения и комбинационных сумматоров

3,4.

После очередного тактового импуль- 15 са в накапливающем сумматоре-вычйтателе 6 появится код, совпадающий со значением аргумента. В этом случае проявляющийся единичный сигнал на выходе признака "Равно" схемы 5 срав- 20 нения установит триггер 16 в единичное состояние, блокируя тем самым элемент И 17 для прохождения тактовых импульсов с синхронизирующего входа

7 устройства, Данный единичный сигнал поступает также на выход 19 готовности устройства, свидетельствуя об окончании вычислительного процесса, Вычисленные значения зinX и созХ находятся на выходах 10, 11 устройства соответственно, 45

В ряде случаев необходимо вычислять значение функций синуса и косинуса для некоторого набора аргументов, являющихся близкими одно другому числами, т.е. необходимо организовать работу устройства в динамическом режиме для малых приращений аргумента ° В этом случае сигнал установки на вход 12 устройства не выдается. В накапливающем сумматоре-вычитателе 6 содержится предыдущее значение аргумента, на выходах 10, 11 устройства присутствуют вычисленные значения функций синуса и косинуса для этого аргумента ° . После поступления на вход 8 аргумента устройI ства нового значения аргумента Х и запуска устройства оно будет функционировать также, как было рассмотрено выше, за исключением того, что на выходе приоритетного шифратора

14 в каждом такте работы устройства будет появляться код старшего значиI мого разряда числа Z = Х -XI а не

> числа Х . При значениях Х и Х, близких одно другому такой режим работы устройства позволяет существенно

30 !

40 уменьшить время вычисления функций синуса и косинуса.

При наличии еди нич ных сбоев на входе аргумента значение аргумента Х может измениться. На следующем шаге изменится и значение siIlx (cosK )

=P на величину 2, "отслеживая" изменение Х.

Так как к началу очередного такта значение восстановится, то на этом шаге восстановится и прежнее значение х . Таким образом единичный сбой, приведший к искажению входного аргумента" не повлечет в общем случае искажения результата вычислений.

Формула изобретения

Устройство для вычисления тригонометрических функций, содержащее блок памяти опорных значений синуса и косинуса, два комбинационных сумматоравычитателя, схему сравнения, накапливающий сумматор-вычитатель, блок умножения, триггер и элемент ИЛИ, причем входы первого и второго операндов схемы сравнения соединены с входом аргумента устройства и выходом накапливающего сумматора-вычитателя соответственно, выход признака "Меньше" схемы сравнения соединен с входами выбора режима накапливающего сумматора-вычитателя и первого комбинационного сумматора-вычитателя, вход взора режима второго комбинационного сумматора-вычитателя соединен с выходом признака "Больше" схемы сравнения, вход начальной установки устройства соединен с входом сброса накапливающего сумматора-вычитателя, входом обнуления блока умножения и с входом сброса триггера, выход первбго комбинационного сумматора-вычиI тателя, первый и второй выходы блока памяти опорных значений синуса и косинуса и выход второго комбинационного сумматора-вычитателя соединены с входами операндов блока умножения с первого по четвертый соответ твенно, первый и второй выходы частных произведений блока умножения соединены с входами соответственно первого и второго операндов первого комбинационного сумматора-вычитателя, третий выход частных произведений блока умножения соединен с входом первого операнда второго комбинационного сумСоставитель С .Куликов

Редактор M.Òîâòèí Техред Л.Сердюкова Корректор Н.Король

Заказ 4853/45 Тираж, 704 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4

5 14273 матора-вычитателя, синхронизирующий вход блока умножения и вход установки триггера объединены с синхронизирующим входом накапливающего суммато-.

5 ра-вычитателя, инверсный выход триггера и выход старшего разряда,четвертого выхода частных произведений блока умножения соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого и группа младших разрядов четвертого выхода блока умножения соединены с входом второго операнда второго комбинационного сумматора вычитателя, о т л и ч а ю — 15 щ е е с.я тем, что, с целью повышения достоверности результата за счет самоисправления единичных сбоев шины входного аргумента, в него введены вычитатель, приоритетный шифратор, де- 20 шифратор приращения, триггер, элемент И, причем вход запуска устройства соединен с входом синхронизации

62 6 триггера, информационный вход которого соединен с входом константы устройства, вход установки триггера соединен с выходом признака "Равно" схемы сравнения и выходом готовности устройства, синхрониэирующий вход устройства и инверсный выход триггера соединен соответственно с первым и вторым входами элемента И, выход которого соединен с синхронизирующим входом накапливающего сумматора-вычитателя, информационный вход которого соединен с выходом дешифратора приращения, вход которого объединен с адресным входом блока памяти опорных значений синуса и косинуса и соединен с выходом приоритетного шифратора, вход которого соединен с выходом вычитателя, входы вычитаемого и вычитателя соединены с входом аргумента устройства и выходом накапливающего сумматора-вычитателя соответственно.