Устройство для деления чисел с фиксированной запятой

 

Изобретение относится к вычислительной технике и может быть использовано , в частности, при создании , специализированных систем переработки информации. Цель изобретения - сокращение аппаратурных затрат . Поставленная цель достигается тем, что в устройство для деления чисел с фиксированной запятой, содержащее сумматор 1, регистр 2 делимого , регистр 3 делителя, регистр 4 частного, блоки 5, 14 элементо з И, элемент И 7, счетчик 8, блок II памяти и блок 3 элементов И, введены элемент ИЛИ 6, мультиплексоры 9, 10, элемент 12 задержки и группа регистров I5 кратных делителя с соответствующими связями. 2 ил., 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) rsg 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4160042/24-24 (22) 12.12.86 (46) 15.08.88. Бюл. У 30 (72) И.П. Галабурда, А,И, Бобровский, П.В. Ильин, Е.П. Козлов и В.П. Лачугин (53) 681.325(088.8) (56) Авторское свидетельство СССР

1(1104508, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР

Н 1283752, кл. G 06 F 7/52, .1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

С ФИКСИРОВАННОЙ ЗАПЯТОЙ (57) Изобретение относится к вычислительной технике и может быть использовано, в частности, при создании специализированных систем переработки информации. Цель изобретения — сокращение аппаратурных затрат. Поставленная цель достигается тем, что в устройство для деления . чисел с фиксированной запятой, содержащее сумматор 1, регистр 2 делимого, регистр 3 делителя, регистр

4 частного, блоки 5, 14 элементов И, элемент И 7, счетчик 8, блок 11 памяти и блок 13 элементов И, введены элемент ИЛИ 6, мультиплексоры 9, !

О, элемент 12 задержки и группа регистров 15 кратных делителя с соответствующими связями. 2 ил., 2 табл.

1417009

Изобретение относится к вычислительной технике и может быть использовано при создании специа- иэированных систем переработки информации.

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 изображена схема устройства для деления чисел с фиксированной запятой (для P = 3), на фиг. 2 — временная диаграмма поступления тактовых импульсов на входы устройства (для Р = 3, где P — количество формируемых разрядов частного), Устройство содержит сумматор регистры делимого 2, делителя 3, частного 4, блок 5 элементов И, эле— мент ИЛИ 6, элемент И 7, счетчик 8, мультиплексоры 9 и 10, блок 11 памяти, элемент 12 задержки, блок 13 элементов ИЛИ, блок 14 элементов И, группу регистров 15 кратных делителя, вход 16 делителя устройства, вход 17 делимого устройства, входы 18 и 19 константы устройства, тактовые входы 20-24 устройства, группу тактовых входов 25.1-25.3 устройства, выход

26 частотного устройства, младшие разряды 27 регистра 4 частотного, знаковый разряд 28 сумматора 1, старшие разряды-29 сумматора 1, стар шие разряды 30 регистра 3 делителя.

В устройстве действия производятся над числами с запятой, фиксированной перед старшим разрядом, Делитель нормирован, и выполняются условия У » 0,5, Х У, где Х вЂ” делимое (остаток), У вЂ” делитель.

Предварительно для всех комбинаций, усече:..ных до !Р+2) õ старших разрядов, остатка Х и делителя У, получают частное Е. Частичное частное Z получают от Z путем усечения о его до P старших разрядов с предварительным добавлением в (Р+1)-й отбрасываемый разряд единицы.

Абсолютная ошибка определения частичного частного равна

Х Р Х+61

Y, Y+nY где Ос Х» 2, Oi bY 2

Численное значение ошибки определяется выражением 7 с 2 (2) Из формулы (2) следует, что час; тичное частное, полученное таким образом, равно его точному значению или больше на единицу младшего разряда.

На этапе получения частичных разрядов Zo для соответствующих Х,, У получают отрицательный остаток Х -Y

P о 0 и разность 2 — Zo.

10 В блок памяти по адресам Х, Y записывают соответствующие частичные частные Z, а по адресам, ((Х вЂ” Y ),ô разности (2 — Z ).

Перед циклом деления формируются

15 и записываются на выполненные регистры значения частичных сумм делителя (3Ó, 5У, 7У,..., (2 — 1)У).

При.этом цикл деления описывается следующим алгоритмом.

20 На основе анализа (Р+2)-х старших разрядов остатка делителя и знака остатка определяется P-разрядное частичное частное Е; (i — номер цикла).

Определяется остаток

Х; 2 — Е, У, если Х,ъ О, (3)

Р

Х;+ 1

Х; 2 + (2 — Z )Y, если Ха О.

Корректируются значения частичного частного

30 лиХ, 0 р (4)

Е; — 2, если Х; а О.

Е

Для получения и-разрядного частно го цикл деления повторяем и/Р раз.

Устройство работает следующим образом..

В исходном положении устройства в сумматоре 1 и регистре 3 делителя ц1 находится значение делителя Y„ регистре 2 деллимого — значение делимого Х.

В зависимости от кода, поступающего на управляющий вход первого муль

45 типлексора 9, выбор информационного входа с передачей сигналов на выход производится согласН з табл. l соответствия (см. пример для P = 3 в табл. 1), где KY (К = 1,2,...,2 -1)инвертированное значение КУ, включая знаковый разряд.

В (2Р+2)-разрядных ячейках блока

ll памяти по адресам Х, У,и (Х

-Y )У хранится предварительно сформированная информация в виде, показанном в табл. 2.

Во второй и четвертой графах табл ° 2 соответственно расположен

P-разрядный код частичного частного

1417009

Z и разности (2 -2,), а в первой о и третьей графах — признак. На входах 18 и 19 устройства установлены соответственно константы 1010 и 0000

5 для (Р= 3).

Подготовка устройства к выполнению деления происходит следующим образом.

По сигналу с входа 20 значение с входа 18 через блок 5 элементов И и блок 13 элементов ИЛИ поступает на управляющий вход мультиплексора 9 (фиг. 2). По указанному значению (см. табл. I) кратное двум делителя 2У с регистра 3 делителя поступает на информационный вход сумматора I, По этому же сигналу производится сложение содержимого сумматора I с кратным делителем 2У. 20

По сигналу с входа 25.1, поступаю- . щему на управляющий вход первого регистра 15 кратных делителя, содержимое сумматора ., ), равное ЗУ, заносится на данный регистр. 25

Аналогично по сигналам с входов

20, 25.2 и 20, 25.3 на втором и третьем регистрах 15 кратных делителя формируется соответственно значения 5У и 7У; Далее согласно временной диа- 30 грамме (фиг. 2) возникает сигнал на нходе 24, по которому производится об.нуление сумматора l. По сигналу с входа 21 значение с входа 19 проходит через блок 14 элементов И и блок

l3 элементов ИЛИ на управляющий вход мультиплексора 9.По нему (см. табл. 1) содержимое регистра 2 делимого через мультиплексор 9 поступает на информационный вход сумматора 1 и 40 заносится н него.

Деление производится следующим образом.

Для определения п цифр частного выполняется n/Ð одинаковых циклов деле- 45 ния. В первом такте каждого цикла .(по сигналу с входа 22) производится сдвиг влево на P разрядов содержимого регистра 4 .частного, считывание из блока 11 памяти частичного част- 5О ного Е.. и разности 2 — 2 с соотР нетствующими признаками в соответствии с адресом, состоящим из (Р+2)-х старших разрядов остатка (содержимое сумматора 1), знакового разряда,остатка, (Р+2)-х старших разрядов делителя (регистр делителя 3); занесение на счетчик 8 с выхода блока Il памяти частичного частного Z, а также формирование кодл на управляющем входе первого мультиплексора 9, поступающего в зависимости от значения сигнала на управляющем входе второго мультиплексора 10 с одного из входов блока 11 памяти н виде кода, состоящего из значения Z с признаком "О" или в виде кодл, состоящего из разности 2 — Е, с признаком е через цепи второго мультиплексора 10 и блок 13 элементов ИЛИ. В соответствии с кодом на управляющем входе первого мультиплексора 9 на информационный вход сумматора 1 в соответствии с табл. 1 подается соответствующий код кратного делителя KY. или КУ, Кроме того, производится сложение содержимого сумматора 1 с соответствующим кодом кратного делителя (формируется очередной остаток Х ).

Во втором такте каждого цикла (по сигналу с входа 23) производится сдвиг влево мантиссы остатка на сумматоре 1, коррекция частичного частного Е на счетчике 8 по правилу:

Z, -1, если остаток Х < О, о

Z, если остаток Х О, а также запись скорректированного частичного частного Е,н младшие разряды

27 регистра 4 частного.

I изобретения

Формула

Устройство для деления чисел с фиксированной запятой, содержащее сумматор, регистры делимого, делителя и частного, два блока элементов И, элемент И, счетчик, блок памяти и блок элементов ИЛИ, причем входы делимого и делителя устройства соединены соответственно с входами регистров делимого и делителя, первый и второй тактовые входы устройства соединены .соответственно с первыми входами первого и второго блоков элементов И, выходы которых соединены соответственно с первым и вторым входами блока элементов ИЛИ, третий тактовый вход устройства соединен с входом разрешения сдвига регистра частного и с входом разрешения записи счетчика, четвертый тактовый вход устройства соединен с входом разрешения сдвига сумматора, выход знакового разряда которого соединен с перным входом элемента И, выходы (Р+2)-х (Р— количество формируемых

1417009

Код на управляюще входе в двоичной системе

2У

Зу

4У

7У

ЗУ

4У разрядов частного) старших разрядов сумматора и регистра делителя соедине иы соответственно с первым и вторым адресными входами блока памяти, пер. вый выход которого соединен с инфорI мационным входом счетчика, выход ко,торого соединен с информационным вхо;:дом Р младших разрядов регистра частного, выход которого является выходом ,частного устройства, о т л и ч а ю— щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит два мультиплексора, элемент ИЛИ, Р-3 элемент задержки и группу из 2 — 1

: регистров кратных делителя, причем первый и второй тактовые входы уст: ройства соединены соответственно с первым и вторым входами элемента

ИЛИ, выход которого соединен с вхо дом разрешения сложения сумматора, вход обнуления которого соединен с пятым тактовым входом устройства, третий тактовый вход которого соединен с третьим входом элемента ИЛИ и, с входом разрешения чтения блока памятИ, четвертый тактовый вход устройства соединен с вторым входом элемента И и через элемент задержки — с входом разрешения приема регистра частного, выход элемента И соединен с входом разрешения вычи0 0 0 0

О 0 0

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 1

0 1 1 1

1 0 0 1

1 0 1 0

1 0 1 1 ! 1 0 0 тания счетчика, вход делителя устройства соединен с установочным входом сумматора, информационный вход которого соединен с выходом первого мультиплексора, управляющий вход которого соединен с выходом блока элементов ИЛИ, третий вход которого соединен с выходом второго мульти1О плексора, первый и второй информационные входы которого соединены соответственно с первым и вторым выходами блока памяти, третий адресный вход которого соединен с управ15 ляющим входом второго мультиплексора и с выходом знакового разряда сумматора, выход которого соединенс информационными входами регистров кратных делителя группы, входы разре20 шения приема которых соединены с соответствующими тактовыми входами группы устройства, первый и второй входы константы которого соединены соответственно с вторыми входами

"б первого и второго блоков элементов И, выход регистра делимого, прямой и инверсный выход регистра делителя, прямые и инверсные выходы регистров кратных делителя группы соединены

ЗО соответственно с информационными входами перв ог о мультиплексо†ра.

Таблица1

141?009

Продолжение табл.1

l 1 0 1

1 1 1 0 ! 1 1 1

5У

6У

7У

Та блица 2

2 выход

1 2

3 4

2 — Е

Фиг 2

Составитель А. Клюев

Техред Л.Олийнык

Редактор Е. Копча

Корректор В. Бутяга

Подписное

Заказ 4067/48

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб °, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4