Резервированное запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Цель изобретения - повышение надежности устройства . Устройство содержит блок памяти , регистр адреса, регистр данных, блок анализа считанной информации, блок управления, входной и выходной коммутаторы и блок контроля. В устройстве используется четырехкратное резервирование. 3 з.п. ф-лы, t ил.,. 1 табл.

СОЮЗ СОВЕТСНИХ

РЕСГ)УБЛИН

А1

09) (И) И)4 G

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСКОМ,К СВИДЕТЕЛЬСТВУ

ТЕ,.

5F"- 9Г:) р

Г(ЗСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

{21) 4103466/24-24 (22) 08.08.86 (46) 15.08.88. Бюл. У 30 (72) В.Е.Хавкин и Е.И.Жуков (53) 681.327(088.8) (56) Авторское свидетельство СССР

Ф 1188784, кл. G 11 C 29/00, 1984.

Авторское свидетельство СССР

И 1278984, кл. G 11 С 29/00, 1985. (54) РЕЗЕРВИРОВАННОЕ ЗАПОК4НАКЩЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Цель изобретения — повышение надежности устройства. Устройство содержит блок памяти, регистр адреса, регистр данных, блок анализа считанной информации, блок управления, входной и выходной коммутаторы и блок контроля. В устройстве используется четырехкратное резервирование. 3 з.п. ф-лы, 1 ил., 1 табл.

14 i 7041

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Цель изобретения — повышение надежности устройства, На чертеже изображена структурная схема устройства.

Устройство содержит блок 1 памяти, имекнций информационную емкость, в четы-1О ре раза превышающую требуемую для решения задач, регистр 2 адреса, регистр 3 данных, блок 4 анализа считанной информации, блок 5 управления, входной 6 и выходной 7 коммутаторы, блок 8 контроля.

Устройство также имеет установочный вход 9, вход 10 записи-чтения, вход 11 обращения, адресные 12 и информационные 13 входы, информационные выходы 14, выход 15 "Конец обращения", выход 16 "Достоверная информация", выход 17 "Неисправная ошибка".

Входной 6 и выходной 7 коммутаторы полностью идентичны и содержат каждый n+k блоков 18 коммутации данных (n — разрядность данных, k - количество байтов данных) и шину 19 данных.

Блок 5 содержит элемент 20 задерж.ки, дешифратор 21, двухраэрядный счетчик 22, первый 23, второй 24 и третий 25 элементы ИЛИ.

Блок 4 содержит блок 26 контроля на четность, первый 27, второй 28, третий 29 и четвертый 30 элементы И, первый 31 и второй 32 элементы ИЛИ, элемент. HP. — И 33, элемент HE 34.

Блок 8 контроля содержит n+k полностью идентичных узлов 35;35 +„контроля, при этом узлы 35 и 35 контрольные, остальные — информацион ные, счетчик 36, блок 37 сравнения, элемент ИЛИ 38, триггер 39, элемент

НЕ 40, первый 41 второй 42 и третий 43 элементы И. Каждый из блоков

18 коммутации содержит первый 44 и второй 45 элементы И-НЕ, первый 46 и второй 47 элементы И, элемент

ИЛИ 48.

Устройство работает следующим образом.

При каждом обращении к устройству сигналом начальной установки с входа 9 происходит установка в исходное состояние регистров 2 и 3, счетчика 55

22, триггеров 39, счетчиков 36 (через элементы ИЛИ 32 и И 42, после чего прог. сходит запись в решистры 2 и 3 соответственно кодов адреса и входных данных с входов 12 и 13. После установления на входах каждой БИС ЗУ (He показаны) блока 1 кода адреса с выходов регистра 2 и счетчика 22, а также признака записи или считывания с входа 10 арифметическое устройство (не показано) вырабатывает управляющий сигнал, который с входа 11 через элемент ИЛИ 24 поступает на вход выбора кристалла каждой БИС ЗУ блока 1. При этом производится запись информации в соответствующий адрес первой четверти блока 1 или считывание информации из соответствующего адреса. По истечении времени цикла обращения к блоку 1 происходит обращение к одноименному адресу второй четверти блока 1, так как задержанный на элементе 20 задержки управляющий сигнал через элемент ИЛИ 23 переключает счетчик 22 в следующее состояние, после чего через. элемент ИЛИ 24 поступает на входы выбора кристалла всех БИС ЗУ блока 1, Аналогичным образом задержанный на элементе 20 задержки сигнал обеспечивает обращение к третьей и четвертой четвертям блока 1. В зависимости от кода на выходах счетчика 22 в каждом из четырех тактов работы устройства оказывается выбранным один из выходов дешифратора 21, который управляет работой входного 6 и выходного 7 коммутаторов таким образом, что в режиме записи в первом и третьем тактах на входы блока 1 через элементы И 46 и 47 и элемент ИЛИ 48 подается с шины 19 данных прямой код, во втором и четвертом тактах через элементы И 44 и 45 и элемент ИЛИ 48 — обратный код. Аналогично при считывании на входы блока 8 подается с блока 1 через выходной коммутатор 7 прямой код в нечетных тактах, обратный - в четных. Кроме того, коммутаторы 6 и 7 осуществляют подключение разрядов данных к входам блока 1 и к входам блока 8, таким образом, чтобы в каждом бдноразрядном БИС хранилась информация двух информационных разрядов.

В таблице приведен пример размещения информации в блоке 1, обеспечиваемый коммутаторами 6 и 7.

В зависимости от специфики использования блока 1 может быть осуществлен любой другой порядок размещения в нем информации за счет подключения

3 141 к входам блоков 18 коммутации данных тех или иных сочетаний разрядов шины данных (но одинаково для коммутаторов 6 и 7).

За счет размещения информации каждого разряда в разных частях пары

БИС и записи ее в прямом коде в двух четвертях одной и той же БИС и в инверсном коде в других четвертях той же БИС обеспечивается возможность полного контроля правильности считываемой информации и ее коррекции, в том числе с использованием контрольных разрядов с записанной в них сверткой по модулю два для каждого байта.

Рассмотрим далее процедуру контроля и коррекции ошибок.

1. Все БИС, входящие в блок 1, :исправны. В каждом такте информация с выхода блока 1 через выходной коммутатор 7 поступает на вход каждого из узлов 35. В каждом узле 35 через элемент И 4 1 информация в виде

"0" или "1" поступает на вход двухразрядного счетчика 36. За счет управляющего входа блок 37 сравнения производит операцию сравнения только в III u IV тактах с соответствующей задержкой на время выборки информации. Если все БИС исправны, то на выходе счетчика 36 установится после

III такта код 00 или 11. Сигнал с выхода блока 37 через элемент ИЛИ 38 вызывает срабатывание триггера 39.

При этом через элемент НЕ 40 на вход элементов И 4 1 поступает сигнал,.запрещающий подачу из блока 1 на вход счетчика 36 информации в следующем такте. Информация на выходах старших разрядов счетчика 36 всех разрядов соответствует истинной. Поскольку сработали триггеры 39 всех разрядов, на выходе элемента И 27 устанавливается сигнал разрешения считывания.

После завершения IV такта на выходе

15 устанавливается сигнал "Конец обращения".

В блоке 1 имеются отказавшие БИС с любым видом отказа вплоть до полной неработоспособности целой БИС.

Количество отказавших полностью БИС может достигать половины всех БИС блока 1.

Принцип работы каждого узла 35 остается тем же, что и описанный в предыдущем пункте. Различие заключается в том, что к концу третьего

7041

4 такта в уэлах 35, соответствующих дефектным БИС, Hà выходах счетчиков 36 устанавливаются коды 10 или 01. При этом не происходит сравнения старшего и младшего разрядов счетчика 36 в блоке 37, не срабатывает хотя бы один из триггеров 39 на выходе 16 не вырабатывается сигнал Достоверная информация, В четвертом такте счет5

10 чики 36, соответствующие исправным разрядам, не изменяют своего состояния, как это показано выше, а в неисправных узлах 35 в счетчике 36 записывается в зависимости от характера дефектов код 11 01 или 10. По коду 11 происходит сравнение и работа разряда в четвертом такте аналогично описанной в и. 1, для третьего такта. При коде 01 в четвертом такте истинной информацией в данном разряде является "0", т.е. на соответствующем выходе 14 устанавливается истинная информация. Для обеспечения выдачи сигнала на выход 16 производится переключение триггера 39 данного разряда по цепи: элемент И 43, управляемый младшим разрядом счетчика 36 и сигналом четвертого такта, задержанным на время выборки с необходимой задержкой, элемент HJIH 38. Таким образом, если ни в одном из узлов 35 не возникает на выходе счетчиков 36 код 10, в четвертом такте на выходе 16 появляется соответствующий сигнал, а на выходах

14 — информация, истинность которой подтверждена по мажоритарному принципу

Истинность информации в разрядах контроля но модулю два в данном случае не учитывается.

После четвертого такта на выходах счетчика 36 хотя бы одного иэ узлов

35 может возникнуть код 10. Причиной появления такого кода является полный отказ пары БИС одного разряда в байте.

Поскольку в первую четверть одной БИС записан прямой код, во вторую — обратный, в третью четверть другой БИС данного разряда записан также прямой, а в четвертую — обратный код, то практически при любом виде отка" à БИС вплоть до полного из четырех четвертей этой пары БИС считается в худшем случае две i и два "Э", что и определяет на выходе счетчика код 10. Для коррекции такого рода дефектов используется метод контроля по модулю два считанной информации, которая после

5 14 четвертого такта оказывается записанной в старших разрядах всех счетчиков 36. Так как каждая связанная пара БИС (например, 1 и 10; 2 и 11 и т.д.) используется одновременно в информационных разрядах двух байтов, необходимо иметь контрольный разряд на каждый байт. Вначале проводится проверка исправности этих разрядов. Если триггер 39 одного из двух контрольных разрядов не сработал в четвертом такте, то на выходе элемента И 23 и на одном из входов элемента НЕ-И 33 будет "0". Поскольку в устройстве имеется хотя бы один неисправный разряд счетчика 36 с кодом 10 на выходе элемента И 27, а значит, и на входе элемента НЕ-И 33 будет "0", то после подачи на вход задержанного сигнала четвертого такта на выходе элемента НЕ-И 33 (на входе элемента ИЗИ 31)появляетая"1", которая будучи передана на выход 16 означает сигнал некорректируемой ошибки, Если оба контрольных разряда исправны, но контроль по модулю два блоком 26 ошибку не обнаруживает, то имеется кратная ошибка в двух байтах.

В этом случае через элементы И 29 и ИЛИ 31 на выходе 17 также устанавливается сигнал некорректируемой ошибки. Если же контроль по модулю два обнаруживает ошибку в одном или двух байтах, то сигнал ошибки поступает на вход элемента И 30 и при наличии на другом входе сигнала об исправности контрольных разрядов, а на третьем входе задержанного сигнала четвертого такта проходит через элемент ИЛИ 32 на входы всех узлов 35 информации (кроме контрольных). Этот сигнал поступает на вход каждого элемента И 42 и не оказывает влияния на исправные разряды, так как. на другой вход каждого элемента 42 подана "1" с выхода соответствующего триггера

39, инвертированная в "0" элементом

HE 40, В неисправном же разряде на выходе триггера 39 имеется "0", поэтому на другом входе элемента И 42 будет "1" и произойдет сброс счетчика 36 в исходное состояние 00. Это равноценно добавлению единицы в не- ° исправном разряде, т.е. дополнению до четности байта, поскольку после установления в неисправном разряде после коррекции кода 00 срабатывает

17041 6 триггер 39 данного разряда, а затем элемент И 27 и на выходе 16 появится сигнал, разрешающий считывание, Предлагаемое устройство сохраняет работоспособность при большом количестве отказов, входящих в блок памяти БИС ЗУ, независимо от характера этих отказов (отказы отдельных запоминающих элементов, строк, столбцов, входных и выходных схем вплоть до отказа нескольких полных БИС).

10

Формула изобретения

15 ходом "Конец обращения" устройства, пятый выход блока управления подклю50

55 чен к второму управляющему входу бло- ка анализа считанной информации, установочные входы регистра адреса, регистра данных, блока управления, блока анализа считанной информации и блока контроля объединены и являются установочным входом устройства, вход записи-чтения блока памяти и четвертый управляющий вход блока анализа

1. Резервированное запоминающее устройство, .содержащее блок памяти, регистр данных, блок контроля, входной и выходной коммутаторы, блок анализа считанной информации, регистр

- адреса и блок управления, причем первые адресные входы блока памяти подключены к выходу регистра адреса, информационные входы которого являются адресными входами устройства, информационные входы блока памяти соединены с выходами входного коммутатора, информационные входы которого подключены к выходам регистра данных, информационные входы которого являются информационными входами устройства, информационные выходы блока памяти соединены с информационными входами выходного коммутатора, выходы которого подключены к информационным входам блока контроля, выходы первой

35 группы которого являются информационными выходами устройства, первый выход блока управления подключен к второму адресному входу блока памяти, второй выход блока управления соединен с входом выборки блока памяти, третий выход блока управления подключен к управляющим входам входного и выходного коммутаторов, четвертый

45 выход блока управления соединен с первым управляющим входом блока анализа считанной информации и является вы7 14 считанной информации объединены и являются входом записи-чтения устройства, вход запуска блока управления является входом обращения устройства, выходы второй группы блока контроля подключены к входам первой группы блока анализа считанной информации, первый выход блока анализа считанной информации является выходом "Достоверная.информация" устройства, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в нем первый, второй и третий управляющие входы блока контроля подключены соответственно к шестому и седьмому выходам блока управления и второму выходу блока анализа считанной инфомации, третий выход которого является выходом "Неисправймая ошибка" устройства, информационные и контрольные входы блока анализа считанной информации подключены соответственно к информационным выходам устройства и к выходам третьей группы блока контроля, выходы четвертой группы которого подключены к управляющим входам второй группы блока анализа считанной информации.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок анализа считанной информации содержит с первого по четвертый элементы И, первый и второй элементы ИЛИ, элемент

НЕ-И, элемент НЕ, блок контроля на четность, первый выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента НЕ-И, входы элемента

НЕ-И соединены соответственно с выходами элемента НЕ, первого элемента И, с выходом второго элемента И и первым входом четвертого элемента И, второй вход которого подключен к второму выходу элемента контроля на четность, выход четвертого элемента И подключен к первому входу второго элемента ИЛИ, причем входы первой и второй групп блока контроля на четность являются соответственно информационными и контрольными входами блока, второй вход третьего элемента И и вхоц элемента НЕ соединены и являются первым управляющим входом блока, вторым, третьим и четвертым управляющими входами которого являются соответственно третий вход

17041,8 четвертого элемента И, второй вход второго элемента ИЛИ и один из входов первого элемента И, другие входы которого являются управляющими входа5 ми первой группы блока, выход первого элемента И, выход второго элемента ИЛИ и выход первого элемента ИЛИ являются соответственно первым, вторым и третьим выходами блока, входы второго элемента И являются управляющими входами второй группы блока.

3. Устройство по п..1, о т л ич а ю щ е е с я тем, что блок конт15 Роля содержит п информационных и контрольных узлов контроля (где и—

1 разрядность данных, k — - число байтов в слове данных), причем информационные входы узлов контроля являются информационными входами блока, первые, вторые и третьи управляющие входы узлов контроля соответственно объедине» ны и являются первым, вторым и третьим управляющими входами блока конт25 роля, установочные входы узлов контроля объединены и являются установочным входом блока, информационные и контрольные выходы информационных узлов контроля являются соответственно выходами первой и второй групп блока, информационные и контрольные выходы контрольных узлов контроля являются соответственно выходами третьей и четвертой групп блока.

4. Устройство по и, 3, о т л ич а ю щ е е с я тем, что каждый узел контроля содержит первый, второй и третий элементы И, счетчик, блок сравнения, элемент ИЛИ, эле4О мент НЕ, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к счетному и установочному входам счетчика, выходы

4 разрядов счетчика соединены с информационными входами блока сравнения, выходы третьего элемента И и блока сравнения подключены к входам элемента ИЛИ, выход которого подключен к информационному-входу триггера, выход младшего разряда счетчика подключен к первому входу третьего элемента И, выход триггера соединен с входом элемента НЕ и является контрольным выходом узла, информационным выходом которого является выход старшего разряда счетчика, второй вход третьего элемента И, управляющий вход блока сравнения и установочный вход тригХод ийфориации р четвертей блока t

Номера информационных разрядов

7 8 1-й 9 10 11 12 13 14 15 16 2"

Номера одноразрядных БИС ЗУ

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

2 прямой ияверовый, 1 2 3 4 5 б 7 8 9 10 11 12 13 14 15 16 17 18

10 11 12 13 14 15 16 17 18 1 2 3 4 5 6 7 8 9

222 лряиой

217 инвереиый 10 11 12 13 14 15 16 17 18 ° 1 2 3 4 5 б 7 8 9 кп

Составитель В.Рудаков

Редактор Е.Копча Техред А.Кравчук Корректор Л.Пилипенко

Заказ 4070/49 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35з Раушская наб,, д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

9 1417041 10 гера является соответственно первым, рого элементов И являются соответствторым и третьим управляющими входа- венно информационным и установочным ми узла, вторые входы первого и вто- входами узла.