Устройство для умножения

 

Изобретение относится к автоматике и вычислительной технике и может найти применение в вычислительных машинах и системах повьш1енной производительности. Цель изобретения повышение быстродействия. Устройство содержит два множительных блока 1 и 2, коммутатор 3 и элемент ИЛИ 4. Введенные элементы и связи позволяют организовать перекрестную подачу операндов на выходы блоков умножения, что в среднем на 10% повышает быстродействие устройства. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А "( (19) (11) (51) 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 ф.ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 41 92490/24-24 (22) 09.02 ° 87 (46) 23.08,88. Бюл. N 31 (72) В.П.Лачугин, А.10.Веревкин,. .И.П.Галабурда, П.В.Ильин и Д.10.Могилко (53) 681.325(088.8) (56) Преснухин Л.Н. и Нестеров П.В.

Цифровые вычислительные машины.

М.: Высшая школа, 1974, с. 232.

Майоров С.А. и Новиков Г.И. Принципы организации цифровых машин.

Л.: Машиностроение, 1974, с. 298-299, рис. 8,4 ° (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и мо" жет найти применение в вычислительных машинах и системах повышенной производительности. Цель иэобретения— повышение быстродействия. Устройство содержит два множительных блока 1 и

2, коммутатор 3 и элемент ИЛИ 4. Введенные элементы и связи позволяют организовать перекрестную подачу операндов на выходы блоков умножения, что в среднем на lOX повышает быстродействие устройства. 2 ил.

1418706

Изобретение относится к автомати-, ке и вычислительной технике и может !

>найти применение в вычислительных ма,шинах и системах повышенной производительности.

Целью изобретения является повышение быстродействия устройства.

Ф

На фиг.1 представлена структурная . схема предлагаемого устройства; на

,фиг,2 — функциональная схема узла уп,равления множительного блока.

Устройство для умножения (фиг.1) содержит множительные .блоки 1 и 2, коммутатор 3, элемент ИЛИ 4, входы 5 !5

;и 6 первого. и второго сомножителей, вход 7 запуска, выход 8 результата устройства и выход 9 окончания умножения, Множительный блок 1 (2) имеет 20 вход 10 (11) множимого, вход 12 (13) множителя, вход 14 (15) запуска, вы,ход 16 (17) результата, выход 18 (19) окончания умножения, вход 20

:(21) останова. 25

На фиг.1 показан вариант выполне. ния блока 1 (блок 2 выполнен анало| гично). Этот блок содержит регист 22 ;множимого, регистр 23 множителя, на капливающий сумматор 24, узел 25 уп- 30

;ранления, группу элементов И 26. Кроме того, блок 1 имеет тактовый вход .

27 (а блок 2 — соответственно.тактовый вход 28),, соединенный с тактовым входом 29 устройства. Узел 4 блока 1 (фиг.2) имеет вход

30, соединенный с выходом регистра

23, выход 31, соединенный с входами управления сдвигом регистра 23 и. сумматора 24, выход 32, соединенный с 40 входами стробирования элементов И 26 группы,и входом разрешения сложения сумматора 24, выход 33, соединенный с ныходом 18 блока 1, входы 34-36, соединенные соответственно с входами 45

27, 20 и 14 блока.1, и содержащий триггеры 37 и 38, элементы И 39-42, элементы ИЛИ 43 и 44, счетчик 45 (узел управления блока 2 выполнен аналогично).

Устройство работает следующим образом.

В исходном состоянии в (n"1 )-разрыдных счетчиках 45 установлены знал-( чения 2 — и, сумматоры 24 обнулены, в регистр 23 блока 1 через вход

12 и регистр 22 блока 2 через вход

11 занесен код первого сомножителя, в регистр 22 блока 1 через вход 10 и регистр 23 блока 2 через вход 13 занесен код второго сомножителя. Триггеры 37 и 38 сброшены, элементы И 39 и 42 закрыты, элемент И 41 открыт по первому входу.

Запуск устройства осуществляется подачей импульса на вход 7, в результате чего триггеры 37 перебрасываются в единичное состояние и открывают1 ся элементы И 39. Значение младшего разряда первого сомножителя поступает с регистра 23 через вход 30 узла

25 на инверснь!й вход элемента И 40 и прямой вход элемента И 41 блока 1, а значение младшего разряда второго сомножителя — на аналогичные входы элементов И 40 и 41 блока 2, Вначале предположим, что значения младших разрядов обоих сомножителей равны единице. Тогда элементы И 40 обоих блоков 1 и 2 закрыты, а элементы И 41 открыты по второму входу.

Первый импульс с входа 29 поступает на.нходы 27 и 28 блоков I и 2 и через открытые элементы И 39 и 41 поступает на выходы 32 узла 25 и пе-, редним фронтом открывает элементы

И 26, в результате чего содержимое регистрон 22 поступает на информационные входы сумматоров 24, а задним фронтом формирует сигнал на входе разрешения сложения сумматора 24 и

S-входах триггеров 38. В итоге к нулевому содержимому сумматоров 24 блоков 1 и 2 прибавляется значение соответственно второго и первого сомножителей, закрываются элементы И 41

:цо первому входу и открываются элементы И 42. Второй импульс с входа

29 поступает на входы 27 и 28 блоков, 1 и 2 и через открытые элементы И 39 и 42 своим передним фронтом посту" пают на R-входы триггеров 38, взад-, ним — через элементы ИЛИ 44 — прибавляет единицу к содержимому счетчиков 45 и поступает на выходы 31 для управления сдвигом регистров 23 и сумматоров 24, в результате чего сдвигается на один разряд .вправо содержимое регистров 23 и сумматоров

24, открываются элементы И 4 1 по первому входу, закрываются элементы И

42, на входы 30 узлов 25 блоков 1 и

2 поступает значение следующего разряда соответственно первого и второго сомножителей. Пусть теперь это значение равно нулю для перного и второго сомножителя. Тогда открывают"

3 141 ся элементы И 40 и закрываются элементы И -41 по второму входу. Третий импульс с входа 29 поступает на входы 27 и 28 блоков 1 и 2, через открытые элементы И 29 и 40 и элементы ИЛИ 44 поступает на счетные входы счетчиков 45 и на выходы 31 для управления сдвигом регистров 23 и сумматоров 24. В результате содержимое счетчиков 45 увеличивается на единицу, а содержимое регистров 23 и сумматоров 24 сдвинется на один разряд вправо и на входы 30 узлов 25 поступает значение следующих по порядку разрядов сомножителей. Пусть значение этого разряда для первого сомножителя равно единице, а для второго сомножителя — нулю. Тогда в блоке I закрывается элемент И 40 и открывается по второму входу элемент И 41, а в блоке 2 элементы И 40 и 41 остаются в прежнем состоянии (элемент

И 40 открыт, элемент И 41 закрыт по второму входу). Очередной (четвертый) импульс с входа 29 поступает на входы 27 и 28 блоков 1 и 2, в блоке 1. через открытые элементы И 39 и

4) на выход 32 узла 25 и передним фронтом открывает элементы И 26, в результате чего содержимое регистра

22 поступает на информационные входы сумматора 24, а задним фронтом формирует сигнал на входе разрешения сложения сумматора 24 и S-входетриггера 38, в итоге прибавляется значение второго сомножителя, закрываются элементы И 41 по первому входу и открываются элементы И 42. Этот импульс в блоке 2 через открытые элементы И 39 и 40, элемент ИЛИ 44 и через выход 31 узла 25 поступает на входы управления сдвигом регистра 23 и сумматора 24, а также прибавляет единицу к содержимому счетчика 45, что вызывает его переполнение и появление сигнала "Конец операции" на выходе 23 второго блока умножения.

Этот сигнал поступает через эле- мент ИЛИ 43 íà R-вход триггера 37, который перебрасывается в нулевое состояние и закрывает элемент И 39, после чего сигналы с входа 29 перестают поступать на вход узла 25, сигнал с выхода 19 блока 2 через элемент ИЛИ 4 поступает иа выход 9 уст8706

55 ройства. На информационных выходах

27 блока 2 устанавливается код, значение которого соответствует произведению первого и второго сомножителей, который через коммутатор 3, открытый сигналом с выхода 19 блока 2, поступает на выход 8 устройства. Сигнал с выхода 19 блока 2 поступает на вход

20 блока 1 и через элемент ИЛИ 43 на

R-вход триггера 37, который перебрасывается в нулевое состояние и закры" вает элемент И 39, после чего сигналы с входа 29 перестают поступать на вход узла 25 блока 1. Блок 1 прекращает выполнение операции. Поскольку отсутствует сигнал с выхода 33 узла

25 блока 1, блокируется выдача результата с блока 1 на выход 8 устройства.

Формула изобретения

Устройство для умножения, содержащее первый множительный блок, входы множимого и множителя которого соединены соответственно с входами первого и второго сомножителей устройства, а вход запуска соединен с входом запуска устройства, о т л и ч а ю щ е— е с я тем, что, с целью повыпения быстродействия, в устройство введены второй множительный блок, коммутатор и элемент ИЛИ, причем входы множимого и множителя второго множительного блока соединены соответственно с входамк второго и первого сомножителей устройства, а вход запуска соединен с входом запуска устройства, выходы результата множительных блоков соединены с информационными входами коммутатора, выход которого является выхо- . дом результата устройства, выход . окончания .умножения первого множительного блока соединен с первым управляющим входом коммутатора, первым входом элемента ИЛИ и входом останова второго множительного блока, выход окончания умножения которого соединен с вторым управляющим входом коммутатора, входом останова первого множительного блока и вторым входом элемента ИЛИ, выход которого является выходом окончания умножения устройства.

14! 8706

Составитель В.Березкин

Редактор Г.Волкова ТехредК.Bepec. Корректор Г. Решетник юе аФюю Заказ 4154/46 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4