Запоминающее устройство с обнаружением ошибок

 

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с высокой достоверностью вьщаваемой информации. Цель . изобретения - повьшение быстродействия устройства, которое достигается за счет уменьшения времени для вычисления контрольных разрядов и детерминирования сигнала ошибки. Устройство содержит регистр 1 числа, первый 2 и второй 6 блоки элементов НЕРАВНОЗНАЧНОСТЬ , первый 3 и второй 7 блоки свертки, регистр 4 адреса, блок,5 памяти, выходной регистр 8 и блок 9 сравнения, 1 ил.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1425787 А,1 (51) 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4146412/24-24 (22) 12.11.86 (46) 23.09.88.Бюл. У 35 (72) В.Н.Лацин, E.Ë.Ïîëèí, А.В.Дрозд, В.П.Карпенко и Ю.P.Æåðäåâ (53) 681.327 (088.8) ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (56) Авторское свидетельство СССР

У 955197, кл. G ll С 11/00, 1979.

Авторское свидетельство СССР

У 1!64791, кл. G 11 С 29/00, 1982 °

/. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с высокой достоверностью выдаваемой информации. Цель . изобретения — повышение быстродейст-, вия устройства, которое достигается за счет уменьшения времени для вычисления контрольных разрядов и детерминирования сигнала ошибки. Устройство содержит регистр 1 числа, первый

2 и второй 6 блоки элементов НЕРАВНОЗНАЧНОСТЬ, первый 3 и второй 7 блоки свертки, регистр 4 адреса, блок,5 памяти, выходной регистр 8 и блок 9 сравнения, 1 ил.

1 25787

1 1

25 ет сигнал записи, по которому происходит прием информационного слова в регистр 1. Под управлением этого же сигнала блок 5 переводится в режим записи. При этом на его информационные входы поступает поразрядная сумма по модулю два входного слона, õðàнящегося в регистре 1, и адреса, по которому данное слово должно быть записано.

При чтении из этой ячейки блока 5 адрес аналогично режиму записи заносится в регистр 4, а на вход 14 управления чтением подается сигнал чтения, который переводит блок 5 в режим чтения. Кодированное при записи информационное слово с некоторой задержкой считывается из олока 5 и вместе с адресом чтения поступает на входы блока б, где происходит декодирование считываемой информации.

Декодированное слово записывается в выходной регистр 8 вместе с контрольными разрядами, вычисленными блоком 3 свертки до записи -oovaaòствующего информационного слова в

Изобретение относится к вычислительной технике и может быть использовано при пост1>сепии запоминающих устройств с высокой достоверностью выдаваемой информации.

Цель изобретения — повышение быст:родействия устройства.

На чертеже представлена структурная схема устройства.

Устройство содержит регистр 1 чис.ла, первый блок 2 элементов НЕРАВНО,ЗНАЧНОСТЬ,, первый блок 3 свертки, ре: :гистр 4 адреса, блок 5 памяти, вто, рой блок 6 элементов НЕРАВНОЗНАЧ НОСТЬ„ второй блок 7 свертки, вы1 ходной регистр 8, блок 9 сравнения, адресные входы 10,-управляющий вход 11, вход 12 управления записью, ин,формационные входы 13, вход 14 управ1 .ления чтением„ информационные выхо ды 15 и контрольный выход 16.

Устройство работает следующим об— .разом.

На адресные входы 10 устройства поступает адрес ячейки блока 5, н которую должно записаться информационное лово, которое одновременно с адресом поступает на информацлонные

,входы. Прием адреса в регистре 4 адреса происходит по отрицательному перепаду на входе 11, Далее на вход 12 управления записью поступаблок 5. Контрольные разряды вычисляются как свертка по модулю ° Занесение информации в выходной регистр 8 происходит по заднему фронту сигнала управления чтением на входе 14 °

Второй блок 7 свертки вычисляет контрольные разряды для декодированного слова как свертку по тому же модулю, что и блок 3. Блок 9 сравнения производит анализ совпадения контрольных разрядов вычисленных до записи и кодирования и после считывания декодирования.

При нормальной работе разрядных и адресных цепей устройства (хранение информации в блоке 5 осуществляется без искажения и адрес чтения соответствует адресу записи) декодирование считанного блока 5 слова происходит правильно и контрольные разряды, считанные иэ блока 5, совпадают с контрольными разрядами, вычисленными вторым блоком 7 свертки. На выходе блока 9 сравнения при этом будет удерживаться сигнал логического нуля.

Если произошло искажение информации в блоке 5 в процессе хранения или или произошел сбой в адресных цепях (закоротка или обрыв)> то контрольные разряды, вычисленные для декодированного слова, не совпадают с контрольными разрядами, считанными из блока

5. При этом на выходе 16 устройства появится сигнал логической единицы, свидетельствующий о сбое.в устройстве.

Формула изобретения

Запоминающее устройство с обнаружением ошибок, содержащее блок памяти, регистр числа, регистр адреса, выходной регистр, первый и второй блоки свертки и блок сравнения, причем информационный вход регистра числа является информационным входом устройства, информационные входы регистра адреса являются адресными входами устройства, вход приема регистра адреса является управляющим входом устройства, выходы регистра адреса соединены с адресными входами блока памяти, выходы контрольных разрядов блока памяти соединены с входами контрольных разрядов выходного регистра, выходы информационных разрядов которого являются информационными выходами устройства, выходы контрольных разрядов выходного регистра сое1425787

Составитель В,Рудаков

Редактор П.Гереши Техред M.Õoäàíè÷ Корректор М. Васильева

Заказ 4780/53 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 динены с входами первой группы блока сравнения, вход записи блока памяти и вход приема регистра числа объединены и являются входом управления записью устройства, вход чтения блока памяти и вход приема выходного регистра объединены и являются входом управления чтением устройства, о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены первый и второй блоки элементов НЕРАВНОЗНАЧНОСТЬ, причем управляющие входы обоих блоков поразрядно объединены и соединены с адресными входами устройства, выходы регистра числа соединены с информационными входами первого блока элементов НЕРАВНОЗНАЧНОСТЬ и вхоI дами первого блока свертки, выходы первого блока элементов НЕРАВНОЗНАЧНОСТЬ и первого блока свертки соеди5 иены соответственно с входами информационных и контрольных разрядов блока памяти, выходы информационных разрядов блока памяти подключены к информационным входам второго блока элементов НЕРАВНОЗНАЧНОСТЬ, выходы которого соединены с входами информационных разрядов выходного регистра, выходы информационных разрядов выходного регистра подключены к входам второго блока свертки, выходы которого соединены с входами второй группы блока сравнения, выход которого является контрольным выходом устройства.