Устройство для тестового контроля цифровых блоков

 

Изобретение относится к области автоматики и цифровой вычислительной техники, может быть использовано в управляющих комплексах и вычислительных центрах с разнородной цифровой техникой и является усовершенствованием изобретения по а.с. № 1251084. Целью изобретения является расширение функциональных возможностей контроля блоков различного функционального назначения. Поставленная цель достигается тем, что в устройство дополнительно введен блок реконфигурации памяти. Введение в устройство блока реконфигурации памяти дает возможность производить перестройку памяти каналов в зависимости от степени сложности цифровых контроли-. руемых блоков, что позволяет рационально использовать оборудование, повысить его производительность. Так, при тестовом контроле цифровых блоков средней и малой степени сложности перестройка памяти каналов позволяет увеличить емкость памяти для тестовых наборов в 2-3 раза, это дает возможность снизить количество перегрузок канальной памяти от ЭВМ, в процессе которых в основном и теряется производительность устройства. Кроме того, перестройка памяти позволяет увеличить скорость контроля также в 2-3 раза. 5 ил. (Л с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (ю4 G06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6) ) 1251084 (2) ) 4187) 40/24-24 (22) 27.01.87 (46) 15.10.88. Бюл. Р 38 (71) Научно-производственное объединение "Импульс" им. ХХУ съезда КПСС (72) В.А.Черньппев и В.Г.Рябцев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 125)084, кл. G 06 Р 11/26, 1984. (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к области автоматики и цифровой вычислительной техники, может быть использовано в управляющих комплексах и вычислительных центрах с разнородной цифровой техникой и является усовершенствованием изобретения по а.с. У 1251084.

Целью изобретения является расширение функциональных возможностей контроля блоков различного функцио„Л0„„14 0957 А 2 нального назначения. Поставленная цель достигается тем, что в устройство дополнительно введен блок реконфигурации памяти. Введение в устройство блока реконфигурации памяти дает возможность производить перестройку памяти каналов в зависимости от

О степени сложности цифровых контролируемых блоков, что позволяет рационально использовать оборудование, повысить его производительность.

Так, при тестовом контроле цифровых блоков средней и малой степени сложности перестройка памяти каналов позволяет увеличить емкость памяти для тестовых наборов в 2-3 раза, это дает возможность снизить количество перегрузок канальной памяти от ЭВМ, в процессе которых в основном и теряется производительность устройства. {, Кроме того, перестройка памяти позволяет увеличить скорость контроля также в 2-3 раза. 5 ил.

1430957

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля цифровых блоков °

Цель изобретения — расширение функциональных возможностей устройства эа счет возможности контроля блоков различного функционального назначения. 10

На фиг.1 изображена функциональная блок-схема предлагаемого устройства; на фиг.2 — блок микропрограммного управления; на фиг.3 — блок реконфигурации памяти; на фиг.4— блок обмена с контролируемым цифровым блоком; на фиг.5 — мультиплексор адреса.

Устройство содержит входную и вы-, ходную шины связи с ЭВМ, буферный регистр 1, буферный блок 2 памяти, блок 3 микропрограммного управления, блок 4 реконфигурации памяти, блок 5 . обмена с контролируемым цифровым бла" ком, счетчик б логических номеров, 25 блок 7 памяти, счетчик 8 длины векторов, регистр 9 набора и выходной коммутатор 10.

Блок 3 микропрограммного управления содержит модификатор адреса, сос-30 тоящий из коммутатора 11, программного регистра 12, блока 13 памяти микрокоманд, мультиплексора 14, шифратора

15, дешьфратора 16, адресного-мультиплексора 17,,блока 18 синхронизации, триггеров 1 9 и20 и элемента ИЛИ

21. Кроме того, блок 3 содержит блок памяти, образованный блоком 22 памяти масок каналов, блоком 23 памяти тестовых наборов и блоком 24 памяти ко- 0 дов управления коммутатором входов— выходов.

Блок 4 реконфигурации памяти содержит счетчик 25 слоев памяти, коммутаторы 26 — 28 и элементы И 29 - 31.

Блок 5 обмена с контролируемым цифровым блоком содержит узел памяти, образованный регистром 32 масок каналов, регистром 33.тестовых наборов и регистром 34 кодов управления коммутатором входов — выходов. Кроме того, блок 5 содержит коммутатор 35 входов — выходов, элемент 36 задержки, разрядный блок 37 сравнения, элемент

ИЛИ 38 и коммутатор 39 результата.

Мультиплексор адреса содержит.ре55 гистр 40 адреса тестового набора, коммутатор 41, адресный регистр 42, шифратор 43, регистр 44 конечного адреса тестового набора и схему 45 сравнения.

Матричная органиэация канальных

ОЗУ, используемая в устройстве, ориентирована на тестовый контроль цифровых блоков большой сложности (т.е. блоков, имеющих шинную организацию структуры, содержащих микропроцессоры, БИС ОЗУ и тюпа)а

Контроль таких блоков, в частности, предполагает смену направления.обмена данными между устройством контроля .и контролируемого блока, а также маскирование результата контроля по любому числу контактов в каждом такте контроля.

Однако, в настоящее время удельный вес цифровых блоков большой сложности в общей номенклатуре иэделий составляет 15-20Х.

Б остальных случаях цифровые блоки являются блоками средней и малой степени сложности. При их контроле необходимость в блоках памяти кодов управления коммутатором входов — выходов и памяти масок каналов отпадает.

Поэтому в устройстве предлагаются средства для переконфигурации блока памяти в зависимости от степени сложности контролируемых цифровых блоков.

В случае контроля цырровых блоков средней ч малой степени сложности блока памяти кодов управления коммутатором входов - выходов и памяти масок каналов используются в качестве дополнительной памяти тестовых наборов, а распределение контактов блока на входы и выходы, а также маскирова» ние незадействованных контактов осуществляется соответствующими регистрами.

Устройство работает в двух режимах: в режиме тестового контроля цифровых блоков большой сложности и в режиме тестового контроля цифровых блоков средней и малой степени сложности.

В первом режиме устройство работает следующим образом. Цифровой контролируемый блок подключается к входам — выходам коммутатора входов— выходов блока обмена с контролируемым цифровым блоком (объект контроля не показан). В тесте содержится таблица соответствия логических номеров контролируемого цифрового блока и уменьшается на единицу состояние счетчика 8 длины векторов тестового набора, а также осуществляется сдвиг влево информации в регистре 9 набора. Процесс записи информации выполняется по новому информационному разряду буферного блока памяти. Приведенные операции повторяются до тех пор, пока содержимое счетчика 8 длины векторов не станет равным нулю. При этом по микрокоманде блока 3 микропрограммного управления включается триггер 19 и через элемент ИЛИ 21 осуществляется блокировка тактовых сигналов, поступающих с выхода блока

18 синхронизации. После изменения содержимого буферного регистра 1 в регистр 9 набора заносится информация нового значения теста, и процесс записи повторяется. Таким образом, в буферный блок 2 памяти заносятся данные, необходимые для одного такта контроля.

Запись информации буферного блока

2 памя ти в блок и 22 — 24 п амя ти оеуществляется следующим образом. Код выборки узлов заносится в буферный регистр 1, а информация с выходов буферного блока 2 памяти подается на информационные входы блоков 22 — 24 памяти. В регистр 40 начального адреса тестового набора заносится код начального адреса теста. В программный регистр 12 заносится адрес подйрограммы записи информации в блоки

22 — 24 памяти. По микрокоманде, поступающей с выхода дешифратора 16, осуществляется запись информации из буферного блока 2 памяти в выбранный блок памяти. Операции повторяются для всех типов узлов, при ртом в буферный регистр 1 предварительно заносятся коды выборки соответствующих блоков устройства.

После перезаписи информации из буферного блока 2 памяти .в блоки 23 и 24 памяти и в счетчик 25 слоев памяти в блок 2 памяти заносятся только изменения в тестовой последовательности последующего такта. После заполнения информацией блоков 22 — 24 памяти в регистр 44 конечного адреса . тестового набора заносится код конечного адреса, В программный регистр

12 заносится начальный адрес программы вьдачи теста.

Кодом на выходе буферного регистра 1 счетчик 25 слоев памяти устанавз !43095 его физическим контактам выходных размеров.

Р блок 7 памяти с входной шины связи с ЭВИ записываются физические

5 номера контролируемого цифрового блока, соответствующие логическим номерам.

Запись информации в блок 7 памяти осуществляется следующим образом . Код 1g логического номера контакта цифрового контролируемого блока по входной шине связи с 3BN заносится в счетчик

6 логических номеров. По данному адресу в блок 7 памяти с входной шины связи с ЭВГ1 заносится код физического адреса контакта контролируемого блока. С входной шины связи с ЭВМ в блок

3 микропрограммного управления заносятся микрОпрОграммы работы. Адрес 2р микрокоманд заносится в программный регистр 12, коды микрокоманд — в блок

13 памяти микрокоманд, начальный адрес теста — в регистр 40 начального адреса тестового набора, а конечный 25 адрес заносится в регистр 44 конечного адреса тестового набора, коды частоты функционального контроля и временного положения строба контроля, обеспечивающего прием информации с контролируемого цифрового блока, заносится в блок 18 синхронизации.

В тестовом наборе, необходимом для каждого такта контроля, содержатся входные воздействия и эталонные реак36 ции, коды маскирования каналов цифрового блока и коды управления кеммутатором входов — выходов.

Вначале тестовый набор заносится в буферный блок 2 памяти следующим образом. В буферный регистр 1 заносится код выбранного запоминающего устройства. В счетчик 6 логических номеров заносится начальный логический номер контакта цифрового контролируемого блока. В счетчик 8 длины векторов заносится код длины группы шин, которым соответствует данная тестовая последовательность. Тестовый набор заносится в регистр 9 набора. Код нформации блока 7 памяти выбирает

«нформационный разряд буферного блока

2 памяти, в который записывается код информации старшего разряда регистра

9 набора. Запись осуществляется по команде, формируемой дешифратом 16 °

По микрокоманде блока модификации адреса увеличивается на единицу значение счетчика 6 логических номеров

5 l4 ливается в состояние, обеспечивающее передачу на выход коммутатора 26 содержимого выходных шин блока 23 памяти тестовых наборов, .коммутаторы

27 и 28 устанавливаются в состояние коммутации на выход соответственно блока 22 памяти масок каналов и блока 24 памяти кодов управления коммутатором входов — выходов.

Элементы И 29 — 31 устанавливаются в состояние, разрешающее прохождение синхросигналов занесения в регистры 32 — 34 блока 5 обмена с контролируемым цифровым блоком.

Затем запускается блок 18 синхронизации, который обеспечивает выдачу тактовых импульсов, поступающих на входы блока 3 микропрограммного управ ления и блока 4 реконфигурации памяти. Кроме того, блок 18 синхронизации выдает импульсы на входы счет,чика 25 слоев памяти и для обеспечения стробирования принимаемой информации с выходов контролируемого цифрового блока. Частота этих импульсов может быть в два или три раза (в зависимости от количества блоков памяти, используемых для тестовых наборов ) выше, чем частота импульсов, поступающих на входы регистров блока

3 микропрограммного управления.

По микрокоманде блока 3 микропрограммного управления код начального адреса из регистра 40 начального адреса тестового набора заносится в адресный регистр 42 тестовых воздействий. Выбранная по данному адресу информация из блоков 22 — 24 памяти заносится в соответствующие регистры

32 — 34.

Информация с выхода регистра 34 управления коммутатором входов — выходов обеспечивает управление коммутатором 35 входов — выходов, информация с выхода регистра 33 тестовых ,наборов формирует коды воздействия и эталонных реакций, информация с выхода регистра 32 масок каналов используется для маскирования незадействованных каналов или каналов, состояния которых являются неопределенными.

Во втором режиме устройство работает следующим образом.

Рассмотрим случай, когда для тестовых. наборов используются три блока

22 — 24 памяти.

30957 6

Данные о распределении контактов контролируемого цифрового блока на входы и выходы, а также о маскирова6 нии незадействованных контактов блока заносятся в буферный блок 2 памяти описанным ранее способом.

Выходные сигналы буферного регистра l устанавливают коммутатор 27 блока 4 реконфигурации памяти в режим передачи данных на входы регистра 32 блока 5 обмена с контролируемым цифровым блоком, а элемент И 30 — в состояние, разрешающее прохождение импульсов записи на синхровход регистра 32, в результате чего осуществляется запись содержимого буферного блока 2 памяти в регистр 32 масок каналов.

20 Затем элемент И 30 устанавливается в состояние, запрещающее прохождение синхросигналов на входы регистра 32 масок каналов, переводя его тем самым в режим хранения информации.

2б Аналогичным образом через коммутатор 28 блока 4 реконфигурации памяти осуществляется запись информации в регистр 34 кодов управления коммутатором входов — выходов блока 5 обмеЗ0 на с контролируемым цифровым блоком.

Выходным сигналом буферного регистра

1 через элемент И 31 регистр 34 также переводится в режим хранения информации. Затем происходит занесение

35 информации в блоки 22 - 24 памяти блока 3 микропрограммного управления.

Особенностью при занесении информации следует считать, что первый тестовый набор заносится по первому адресу блока 23 памяти тестовых наборов, второй тестовый набор заносится по первому адресу блока 22 памяти масок каналов, третий тестовый набор заносится по первому адресу блока 24 памяти кодов управления коммутатором входов — выходов. А так как максимальная частота тестового контроля в основном определяется временем цикла считывания из блоков 22 — 24, то это дает возможность при минималь.ном цикле считывания повысить скорость тестового контроля в три раза.

С выхода буферного регистра 1 устанавливается коэффициент деления

55 счетчика 25 слоев памяти. По входной ,шине связи с ЭВИ в блок 18 заносится код коэффициента увеличения частоты, обеспечивающий прием информации с контролируемого цифрового блока и

7 14 частоты, выдаваемой на входы счетчи", ка 25 слоев памяти по сравнению с частотой импульсов, выдаваемых на входы регистров блока 3 микропрограммного управления, и осуществляется

его запуск.

Tfo микрокоманде блока 3 микропрограммного управления код начального адреса из регистра 40 начального адреса тестового набора заносится в адресный регистр 47. Выбранная по данному адресу информация из блоков

22 — 24 памяти поступает на входы коммутатора 26. Запускается счетчик

25 слоев памяти. Информация из блоков 22 — 24 памяти через коммутатор

26 последовательно заносится в ререгистр 33 тестовых наборов, т.е. в каждом цикле считывания информации выполняется за три цикла контроля.

В каждом следующем цикле считывания информации из блоков 22 — 24 памяти код с выхода адресного регистра

42 увеличивается на единицу при помощи шифратора 43. Новое значение кода адреса тестового набора через коммутатор 41 заносится в адресный регистр 42 и обеспечивает выборку из блоков 22 — 24 памяти.

Процесс формирования теста продолжается до тех пор, пока содержимое адресного регистра 42 не станет равно коду регистра 44 конечного адреса тестового набора. Сигнал с выхода схемы 45 сравнения поступает на управляющий вход мультиплексора

14, что обеспечивает перевод адресного регистра 42 в режим хранения информации, и новая тестовая последовательность не формируется. Результаты контроля с выходов разрядного блока 37 сравнения через элемент ИЛИ

38 поступают на управляющий вход мультиплексора 14, что обеспечивает фиксирование результата "Конец проверки" или "Брак" в триггерах 19 и

20 и выдачу сообщения на выходную шину связи с ЭВМ. На индикацию можно передавать данные, поступающие с выходов коммутатора 39 результата и выходного коммутатора 10.

Для выдачи данных блока 5 обмена с контролируемым цифровым блоком на индикацию необходимо в счетчик 6 логических номеров занести начальный логический номер контакта объекта .контроля, а в счетчик 8 длины векторов — код длины вектора. В програм30957

5

55 мный регистр 12 заносится начальный адрес микропрограммы выдачи результатов контроля. В буферный регистр

1 заносится код выбираемого регистра, который переключает необходимое направление коммутатора 39 результата.

Код с выхода блока 7 памяти выбирает необходимый информационный разряд при помощи выходного коммутатора 10. По микрокоманде блока 3 микропрограммного управления в регистр 9 набора заносится информация с выхода выходного коммутатора 10. Затем содержимое счетчика 6 логических номеров увеличивается на единицу, а счетчик

8 длины векторов уменьшается на единицу, что обеспечивает коммутацию информации нового логического номера.

Процесс заполнения регистра 9 набора продолжается до тех пор, пока содержимое счетчика длины векторов не станет равным нулю. Информация с выходов регистра 9 набора через выходную шину. связи передается в ЭВМ для: индикации, что позволяет локализовать неисправности объекта контроля.

Ф о р м ул а и э о б р е т е и и я

Устройство для тестового контроля цифровых блоков по авт.св..Р 1251084, отличающееся тем, что, с целью расширения функциональных возможностей за счет возможности конт" роля блоков различного функционального назначения, устройство дополнительно содержит блок реконфигурации памяти, первая группа информационных входов которого соединена с группой выходов буферного блока памяти, вторая, третья и четвертая группы информационных входов блока реконфигурации памяти соединены с первой, второй и третьей группами выходов поля микрокоманд блока микропрограммного управления соответственно, группа управляющих входов блока реконфигурации памяти соединена с первой группбй выходов буферного регистра, пятая группа информационных входов и синхровход блока реконфигурации памяти соединены с второй группой выходов буферного регистра и с первым выходом поля синхронизации блока микропрограммного управления соответственно, первая, вторая и третья группы выходов блока реконфигурации памяти соединены с первой, вто14 рой и третьей группами информацион/ ных входов блока обмена с контролируемым цифровым блоком соответственно, первый, второй и третий синхровыходы котороrо соединены с первым, вторым и третьим выходами блока реконфигурации памяти соответственно, четвертый синхровход блока обмена с контролируемым цифровым блоком соединен с вторым выходом поля синхронизации блока микропрограммного управления, причем блок реконфигурации памяти содержит счетчик слоев памяти, три коммутатора и три элемента И, группа информационных входов счетчика слоев, памяти и информационные входы .первого, второго и третьего элементов И образуют пятую группу информационных входов блока реконфигурации памяти,. синхровходы первого и второго коммутаторов образуют управляющую группу входов блока реконфигурации памяти, синхровход ,которого соединен со счетным входом

:.счетчика слоев памяти и вторыми входами первого, второго и третьего элементов И, выходы которых образуют

30957 1О первый, второй и третий выходы блока реконфигурации памяти соответственно, группы выходов первого, второго и третьего коммутаторов образуют

5 вторую, третью и первую группы выхо;дов блока реконфигурации памяти соответственно, первая группа информационных входов блока реконфигурации памяти соединена с первыми группами информационных входов первого и второго коммутаторов, вторая группа информационных входов первого коммутатора соединена с третьей группой

15 информационных входов блока реконфигурации памяти и первой группой информационньм входов третьего коммутатора, вторая группа информационных входов которого соединена с второй группой информационных входов блока реконфигурации памяти, четвертая группа информационных входов которого соединена с второй группой инфор" мационных входов второго коммутатора

25 и третьей группой информациойных входов третьего коммутатора, управляющие входы которого соединены с разрядными выходами счетчика слоев памяти, )430957

Г

0m дт а фиГ3

1430957

Составитель А. Сиротская

Редактор А.Ревин Техред Л.Сердюкова Корректор Э.йоичакова

Заказ 5344/51

Тираж 704 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. IlpoeKTHBH, 4