Вычислительное устройство

 

Изо бретение относится к вычислительной технике и может быть применено в качестве функционального расширителя при вычислении широкого класса функций. Целью изобретения является повьппение точности вычислений . Устройство содержит первый регистр 1, блок 2 формирования результата , первый блок 3 памяти, первую схему сравнения 4, блок 5 формирова- НИЛ адреса коэффициента, второй блок 6 памяти, первый счетчик 7, элемент задержки 8, первый элемент И 9, триггер 10, второй элемент И 11, второй счетчик 12, вход 13 аргумента, второй регистр 14, вторую схему сравнения 15, вход 16 разрядности, вход 17адреса первого коэффициента, блок 18управления. 3 з.п. ф-лы, 6 ил. 3

С0103 СОВЕТСНИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU» 1432510 A I (51) 4 G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Г10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4166389/24-24 (22) 24.12.86 (46) 23. 10.88. Бюп. Р 39 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и P.Â.Kîðîáêîâ (53) 681;325(08&.8) (56) Авторское свидетельство СССР

Р 1305671, кл. 4 Об F 7/544, 1985.

Авторское свидетельство СССР

У 1140115, кл. Г 06 F 7/544, 1983. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть применено в качестве функционального расширителя при вычислении широкого класса функций. Целью изобретения является повышение точности вычислений. Устройство содержит первый регистр 1, блок 2 формирования результата, первый блок 3 памяти, первую схему сравнения 4, блок 5 формирования адреса коэффициента, второй блок

6 памяти, первый счетчик 7, элемент задержки 8, первый элемент И 9, триггер 10, второй элемент И 11 вто рой счетчик 12, вход IЗ аргумента; второй регистр 14, вторую схему сравнения 15, вход 16 разрядности, вход

17 адреса первого коэффициента, блок

18 управления. 3 з.п. ф-лы, 6 ил.

1432510

Изобретение относится к вычислительной технике и может бьггь использовано в ЭВИ различного класса для аппаратной реализации функциональных зависимостей.

Цель изобретения — повышение точности вычисления.

На фиг. 1I представлена функциональная схема предлагаемого устрой- 10 ства на фиг. 2 — функциональная

Схема блока формирования результата а фиг. 3 — Функциональная схема умматора старших разрядов; на фиг. 4 — Функциональная схема регист- 15 ! ра-нормализатора и вариант реализации узла нормализации; на фиг. 5 вариант реализации блока формирова я адреса коэффициента; на фиг.бариант реализации блока управления. 20

Устройство содержит первый регистр 1, блск 2 формирования резуль1 ата, первый блок 3 памяти, первую схему 4 сравнения, блок 5 формирования адреса коэффициента, второй блок 25

9 памяти, первый счетчик 7, элемент

8 задержки, первый элемент И 9, триг

»ер 10, второй элемент И 11, второй счетчик 12, вход 13 аргумента, второй регистр 14, вторую схему 15 срав- 30 нения, вход 16 разрядности, вход 17 адреса первого коэффициента и блок

18 управления.

Блок 2 формирования результата содержит первый коммутатор 19, первый регистр 20, умножитель 21, второй регистр 22, первый 23 и второй 24

Сумматоры, третий регистр 25, элемент 26 задержки, второй коммутатор

27, сумматор 28 старших разрядов, четвертый ре.гистр 29, регистр-нормализатор 30, третий коммутатор 31 и пятый регистр 32.

Сумматор старших разрядов содерЖит первый комбинационный сумматор

33, элемент 34 задержки, второй комбинационный сумматор 35 и триггер 36, Блок управления содержит блок

37 памяти, первый 38 и второй 39 счетчики.

Блок Формирования адреса коэффициента содержит .счетчик 40, первую

41. 1 и вторую 41.2 группы элементов

И, элемент И 42, первый 43 и второй

44 элементы И.

Регистр-нормализатор содержит узлы 45. 1-45,п нормализации группы, регистры 46.1-46.п разрядов коэффициентов группы.

Устройство функционирует следующим образом.

Для вычисления функции используют разложение в степенной ряд. Степенные ряды легко преобразуются в рекуррентную форму, что позволяет определенным повтором однотипных вычислений добиваться требуемой точностк. Однако в рекуррентную формулу входят постоянные коэффициенты а

П „- а„П„, k - 0,1,.....

При изменении точности воспроизведения функции разрядность коэффициентов должна меняться. Это обстоятельство сдерживает внедрение систем аппаратного воспроизведения функций произвольной (априори неизвестной) точности из-за существенного роста памяти при ориентации на максимальную разрядность иэ-за ограничения общего числа коэффициентов, т.е. ко" личества членов ряда. Второе ограничение достаточно просто можно преодолеть путем изменения интервала так, чтобы имеющееся множество коэффициентов обеспечило заданную точность

Для преодоления первого ограничения используют тот факт, что коэффициенты а!, являются обратной величиной целых чисел малой разрядности.

Такая дробь всегда может быть заменена десятичной, в общем случае бесконечной, периодической дробью. Значения дробей для двух типов коэффициентов следующие:

21с(1с !7 а

Таким образом, для формирования коэффициента с требуемым числом разрядов необходимо определенное количество раз повторить период.

В десятичной дроби существует две части — неповторяющаяся часть а, и повторяющаяся часть а (взята в скобки). Поэтому перед считыванием периодической части вначале выбирается непериодическая часть числа.

Пусть заданное число разрядов помещено в первый регистр 1, а в счетчик 12 — адрес коэффициента старшего

3 t 432 члена ряда. Иэ первого блока 3 памяти с первого выхода считывается наО чальный адрес А коэффициента а, по которому он храйится в блоке 3 йостоянной памяти, На втором выходе счи5 тывается конечный адрес, т.е. адрес, по которому заканчивается период повторения коэффициента.

Л =А +Р— 1

% О

У где P =1+сц, 1 — длина непериодической части;

u! — длина периода. 15

На втором выходе блока постоянной памяти формируется адрес начала периода

А =А +1 °

20 о

Адрес А записывается в блок 5 формирования как начальное состояние.

По нему считывается первый разряд коэффициента, который поступает в блок 2 формирования результата. После выполнения операции над разрядом блок 18 управления формирует сигнал, и счетчики 12 и 40 наращиваются на

"1". Вновь считывается следующий разряд коэффициента а9 и продолжает выполняться требуемая операция. Одновременно сравнивается содержимое счетчика 40 с кодом на третьем выходе первого блока 3 памяти. Если коды равны, это означает, что достигнута нижняя граница периода. Формируется сигнал с выхода схемы сравнения, и

1 код со второго выхода первого блока

3 памяти в следующем такте записывается в счетчик 40. Кроме того, срав 4 нивается содержимое первого счетчика

7 и первого регистра 1. Если сравне- ние проходит, т.е. обработано требуемое число разрядов, срабатывает первая схема 4 сравнения и сбрасывает " в .куль счетчик 40, триггер 10 и первый счетчик 7.

В следующем такте содержимое второго;счетчика 12 уменьшается на "1", т.е. осуществляется переход на следующий коэффициент (а ), и из первого блока 3 памяти считывается вся необходимая адресная информация по о коэффициенту а . Начальный адрес Ag записывается в счетчик 40 ° После - . 55

l окончания всех переходных процессов на выходе элемента 8 задержки появляется сигнал, который сбрасывает триг510 4 гер 10 в единичное состояние, и выбор разрядов продолжается аналогич но указанному, Указанный процесс продолжается до тех пор, пока полностью не считывается коэффициент a, . На этом вычисление степенного разряда заканчивается.

Блок формирования результата работает в десятичной системе и реализует два алгоритма

По уо 2 где Z — либо аргумент х, либо неC вязка

U<<,-, = Ut, .х + а1,,, U1,=0; i=0,1,2,...,k1.

При реализации первого алгоритма

Z заносится во второй регистр 14 и регистр 29 блока формирования результата. Текущий разряд записывается в первый регистр 20 блока формирования результата.

Затем происходит умножение этого разряда на число, хранимое во втором регистре 14. Множимое подается младшими разрядами вперед. Разряды множителя последовательно записываются в первый регистр 20 блока формирования результата. Это происходит с помощью умножителя 21 и первого сумматора 23.

Полученная на выходе последнего цифра — цифра частного произведения и она суммируется с текущим произведением, хранимым в накопителе, состоящем из второго сумматора 24 и третьего регистра 25. После получения полного произведения оно записывается в регистр 32, и происходит умножение полученного результата на коэффициент а;. Произведение из регистра 32 пос.тупает младшими разрядами вперед.

После и тактов заканчиваются цикл формирования переменной U и переход на следующий цикл. Одновременно с пос туплением U; на первый регистр 20 они поступают на накопитель, состоящий из сумматора 28 старших разрядов и регистра-нормалиэатора 30. При суммировании двух десятичных цифр на сумматоре 33 к результату добавляется единица, сумма помещается в сумматоре 35. Затем суммируются следующая

510

5 1432 пара разрялов и перенос. Если из сумматора 33 возник перенос, он сбрасывает триггер 36 в нуль, и содержимое проходит на выход без изменений, в противном случае вычитается единица.

В результате может возникнуть случай, когда возникает отрицательная цифра.

Для устранения этого в регистре-нормализаторе 30 между каждым разрядом п ставлен узел 45.1-45.п нормализаНазначение узла нормализациивь1честь единицу, если из текущего разряда при наличии перекоса в предыдущем к поступлению каждого нового разряда все ранее поступившие раэрядь) нормализованы, Формула изобретения

1. Вычислительное устройство, содержащее два блока памяти, первый с етчик, первую схему сравнения, первЫй регистр и элемент задержки, причем выходы первого счетчика и перво-! г регистра соединены с входами соответственно первого и второго операндов первой схемы сравнения, вход задания разрядности первого регистра уСтройства соединен с информационным 30 входом первого регистра, о т л ич,а ю щ е е с я тем, что, с целью повышения точности вычисления, в него дополнительно введены второй счетчик, вторая схема сравнения, второй ре.гистр, триггер, два элемента И, блок

35 ф рьировання адреса коэффициента, блок формирования результата, блок ! управления, причем вход адреса первогр коэффициента устройства соединен с входом записй второго счетчика, выход которого соединен с адресным входом первого блока памяти, первый и второй выходы которого соединены с в одами соответственно первого и вто45 рого операндов блока формирования адреса, коэффициента, третий выход бйска памяти соединен с входом первого операнда второй схемы сравнения, вход второго операнда которой соединен5

0 с выходом блока формирования адреса коэффициента и объединен с адресным входом второго блока памяти, выход которого соединен с входом коэффициента блока формирования результата, вход начального значения которого соединен

55 с входом аргумента устройства и объединен с информационным входом второго регистра, выход младшего разряда которого соединен с входом последовательной записи второго ре гистра и входом аргумента блока формирования результата, выход признака

"Равно" первой схемы сравнения соединен с входом сброса триггера, входом сброса счетчика и входом признака достижения разрядности блока управления, инверсный и прямой выходы триггера соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента

И через элемент задержки соединен с входом установки триггера, с вычитающим входом второго счетчика и первым входом записи операнда блока форМирования адреса коэффициента, выход второго элемента И соединен с тактовым входом блока формирования адреса коэффициента, вход сброса и вход запрета которого соединены с выходами признака "Равно" соответственно первой и второй схем сравнения, 1тервый, второй и третий выходы блока управления соединены с входами записи соответственно регистра, второго регистра и второго счетчика, четвертый выход блока управления соединен с вторым входом записи операнда блока формирования адреса коэффициента, пятый выход блока управления соединен со счетным входом пер" . вого счетчика и первыми входами пер вого и второго элементов И, вход разрядности блока управления соединен с одноименным входом устройства, шестой выход блока управления соединен с управляющими входами коммутатора блока формирования результата, седьмой выход блока управления соединен с входом сдвига второго регистра, первый и второй тактовые входы блока формирования результата соединены соответственно с седьмым и пятым выходами блока управления, выходы с восьмого по двенадцатый которого соединены с тактовыми входами блока формирования результата соответственно с третьего по седьмой.

2, YcTpoftcTBo no п. 1 ° о T JI H ч а ю щ е е с я тем, что блок формирования результата содержит пять ре-. гистров, один регистр-нормализатор, три коммутатора, умиожитель, два сумматора, сумматор старших разрядов и элемент задержки; причем первый управляющий вход коммутации блока

Формирования результата соединен с

1432510

35 управляющим входом первого коммутатора, первый информационный вход которого соединен с входом аргумента блока формирования результата выход

У

5 первого коммутатора сстединен с входом первого сомножителя умножителя, вход второго сомножителя которого соединен с выходом, первого регистра блока формирования результата, выход младших разрядов произведения ум. ножителя соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с выходом второго регистра блока формирования результата, информационный вход второго регистра данного блока соединен с выходом старших разрядов произведения умножителя, выход первого сумматора соединен с входом первого слагаемого второго су>жатора, первый выход которого соединен с информационным входсм третьего регистра, выход младших разрядов которого соединен с входом второго 25 слагаемого второго сумматора, вход третьего слагаемого которого соединен через элемент .задержки с вторым выходом этого сумматора, параллельный выход третьего регистра соединен с информационными входами четвертого и пятого регистров, выход младшего, разряда четвертого регистра соединен с входом последовательной записи данного регистра и вторым информационным входом первого коммутатора, выход которого соединен с информационным входом первого регистра, выход старшего разряда пятого регистра соединен с входом последовательной записи данного регистра, с входом первОго слагаемого сумматора разря.дов и с первым информационным входом .второго коммутатора, второй информационный вход которого соединен с вы45 ходом третьего коммутатора, первый ,информационный вход которого объе,: динен с третьим информационным входом второго коммутатора и соединен с входом коэффициента блока формирова,ния результата, второй информационнйй вход третьего коммутатора которого соединен с выходом старших разрядов регистра-нормалиэатора, вход последо-вательной записи которого соединен с

55 выходом сумматора старших разрядов, вход второго слагаемого которого соединен с выходом третвего коммутатора, параплельный выход регистранормализатора соединен с информационным входом четвертого регистра, второй и третий управляющие входы коммутации блока формирования результата соединены с управляющими входами второго коммутатора, четвертый управляющий вход коммутации блока формирования результата соединен с управляющим входом третьего коммутатора, первый тактовый вход блока формиро;вания результата соединен с входами сдвига второго и четвертого регистров блока формирования результата, входы ,сдвига пятого регистра„ регистра нормализатора, вход синхронизации первого регистра блока формирования результата и синхронизирующий вход сумматора старш:х разрядов сосдпиены с вторым тактовым входом блока формирования результата, вход сдвига третьего регистра соединен с третьим тактовым входом блока формирования результата, синхронизирующие входы третьего, четвертого, пятого регистров и регистра-нормалнэатора соединены с тактовыми входами с четвертого по седьмой соответственно, выход первого регистра блока формирования результата соединен с вхо" дОм второго сомножителя умнОжителя информационный вход пятого регистра соединен с входом начального значения блока формирования результата.

3. Устройство Iio п. 2, о т л ич а ю щ е е с я тем, что сумматор старших разрядов содержит два комбинационных сумматора, триггер и элемент задержки, причем входы первого и второго слагаемых сумматора старших разрядов соединены с входами соответственно первого и второго слагаемых первого комбинационного сумматора, вход третьего слагаемого которого соединен с входом константы

"1", выход первого комбинационного сумматора через элемент задержки ,соединен .с входом первого слагаемого второго комбинационного сумматора, вход второго слагаемого которого соединен с прямым выходом триггера, вход сброса которого соеДИНЕН СIBbIKOPOh(ПЕРЕПОЛНЕНИЯ ПЕРВОГО комбинационного сумматора, вход установки триггера соединен с синхронизирующим входом сумматора старших разрядов, выход второго комбинационного сумматора соединен с выходом сумматора старших разрядов.

1432510

Фиг.Л. 4. Устройство по п. 2, о т л и. ч а ю щ е е с я тем„что регистрнормалиаатор содержит группу регистров разрядов коэффициентов и группу узлов нормализации, причем информационные выходы i-го узла нормализации группы соединены с информационными входами i-го регистра разрядов коэффициентов, выходы которого сое- 10 инены с информационными входами (i + 1)-ro узла нормализации группы, 1 ! вход переноса которого соединен с одноименным выходом i-го узла нормализации группы (i 1,..., n - 1, n — разрядность коэффициента), вход последовательной записи регистра-нор мализатора соединенс информационными входами и входом переноса первого узла нормализации, выходы и-го узла нормализации соединены с выходом стар" шего разряда регистра-нормализатора.! 432510

1432510

Улр филом

Составитель С.Куликов

Техред Л.Сердюкова Корректор 5i.Иаксимишинец

Редактор И,,Горная

Заказ 5441/41

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5.

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4