Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Целью изобрете , ния является повьппение достоверности функционирования. Устройство содержит блоки 1-1т4 памяти группы, регистр 2 адреса, адресный 3 и информационный 4 входы устройства, группу элементов И 5, блок 6 декодирования, группу 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов И 8, блок 9 анализа ошибок, блок 10 синхронизации, входы 11 чтения, 12 записи, сигнала регенерации с исправлением 13 и без исправления 14 ошибок устройства, каждьй блок памяти содержит накопители 15/- 15 , блок 16 обнаружения и исправления ошибок, мультиплексор 17, демультиплексор 18, rpynrty элементов И 19, блок 20 преобразования адреса, группу 21, 22 элементов ИЛИ, регистры 23, 24, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25, трехстабильный элемент И 26, информационный выход 27, выходы 28-32 сигналов контроля устройства. Цель достигается пут€м введения средств для обнаружения и исправления ошибок различных типов. 2 3.п. ф-лы, 6 ил. (Л

QQIO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ РЕСПУБЛИН (51) 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4219445/24-24 (22) 02.04.87 .(46) 23.10.88. Бюл. У 39 (72) Н.Д.Рябуха, С.В.Корженевский, В.М.Емелин и В.Г.Антонов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

В 1215140, кл. G 11 С 29/00, 1985.

Авторское свидетельство СССР

В 1157575, кл. G 11 С 29/00, 1984. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Целью изобрете,ния является повышение достоверности функционирования. Устройство содержит блоки 1-1 памяти группы, регистр

2 адреса, адресный 3 и информационный 4 входы устройства, группу эле„„SU» 1432613 А1 ментов И 5, блок 6 декодирования, группу 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов И 8, блок 9 анализа ошибок, блок 10 синхронизации, входы

11 чтения, 12 записи, сигнала регенерации с исправлением 13 и беэ исправления 14 ошибок устройства, каждый блок памяти содержит накопители 15i—

15, блок 16 обнаружения и исправления ошибок, мультиплексор 17, демультиплексор 18, группу элементов И 19, блок 20 преобразования адреса, группу 21, 22 элементов ИЛИ, регистры 23, 24, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2,5, трехстабильный элемент И 26, информационный выход 27, выходы 28-32 сигналов контроля устройства. Цель достигается пут м введения средств для обнаружения и исправления ошибок различных типов. 2 s ï. ф-лы, 6 ил.

1432613

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Цель изобретения — повышение достоверности функционирования.

На фиг. 1 представлена функциональная схема устройства; на фиг.2 функциональная схема блока преобразования адреса на фиг. 3 — функциональ.q0 ная схема блока анализа ошибок; на фиг. 4 — показана Н-матрица используемого в блоке обнаружения и исправления ошибок корректирующего кода, на фиг. 5 — временные диаграммы ра" боты блока синхронизации и устройства на фигг, 6 структура используе мого в устройстве корректирующего кода и принцип коррекции ошибок разли Мой кратности.

° Устройство содержит блоки 1,-1 памяти группы, регистр 2 адреса, адресный 3 и информационный 4 входы устройства, группу 5 элементов И, блок 6 декодирования, группу T элементов ИСКЛЮЧАКЗЦЕЕ ИЛИ, группу 8 элементов И, блок 9 анализа ошибок, блок 10 синхронизации, входы 11 чтения, 12 записи, сигнала регенерации с исправлением 13 и без исправления 30

14 ошибок устройства, каждый блок памяти содержит накопители 15 -15;,. блок 16 обнаружения и исправления ошибок, мультиплексор 17, демультиплексор 18, группу 19 элементов И, блок 20 преобразования адреса, группу 21 и 22 элементов ИЛИ, регистры

23 и 24, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25, трехстабильный элемент И 26, информационный выход 27 устройства, выходы 28-32 сигналов контроля устройства.

Блок 20 преобразования адреса содержит дешифратор 33, элемент 34

ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор 35 по модулю два, элементы И 36-43, элемент ф

НЕ 44, элемент И 45, элементы МОНТАЖНОЕ KIN 46-50.

Блок 9 анализа ошибок содержит элементы ИЛИ 51-53, элементы И 54 и 55. 50

На фиг. 4 обозначены информационные И 1-16 и контрольные К17-22 разряды кода, используемого в блоках памяти.

На фиг. 5 обозначены Р1 — режим 55 чтения, P2 — режим записи, P3 — регенерация с исправлением ошибок, Р4 — регенерация без исправления ошибок, Х1-Х13 сигналы управления с выходов один — тринадцать блока 10, А1,2 — коды адреса на адресных входах накопителей 15 блоков 1 памяти, ВВ1 — информационные и контрольные сигналы на входах-выходах блока 16, ВВ2 — информационные и контрольные сигналы на входах-выходах блока 6, И — информационные сигналы на выходах 27 устройства, ВИ вЂ” входные информационные сигналы на входах 4 устройства, ЗИ вЂ” записываемые информационные и контрольные сигналы на информационных входах накопителей 15 блоков 1 памяти.

Блок 16 и блок 6 выполняют аналогичные функции и содержат блоки задания направления обмена информационными и контрольными разрядами, блок управления, блок формирования признаков одиночной и многократной (двойной) ошибки. В таблице указаны режиMbI работы блока 16 (6) в зависимости от значений управляющих сигналов Х9, Х10, (Х11, Х12), поступающих на их входь .

Блок 10 построен на ждущих мультивибраторах типа К 155 АГЗ . и формирует управляющие сигналы Х1-Х13 согласно временной диаграмме, приведенной на фиг, 3.

Накопители 15 блоков 1 памятипредставляют собой одноразрядные схемы памяти динамического типа с тремя состояниями выхода.

В группу 7 входят элементы ИСКЛЮЧАЮЩЕЕ ИЛИ по числу информационных разрядов. Адрес,. поступающий по входам 3 на регистр 2,состоит из трех частей. Первая часть — адрес строки накопителей 15, вторая часть — адрес столбца накопителей 15 и третья часть (младшие разряды) — номер разряда в считанном слове. В процессе работы в регистр 2 вначале поступает первая и третья части адреса, а затем на место первой части — вторая часть адреса.

Блок 20 предназначен для преобразования младших разрядов адреса в столбцы контрольной матрицы используемого корректирующего кода. Необходимость преобразования вызвана тем, что в режиме записи в накопители 15 каждого блока 1 памяти записывается только один разряд, а ему соответствует определенный столбец контрольной матрицы кода. Иеящу младшими

1432613 разрядами адреса и столбца контроль— ной матрицы имеется взаимно однозначное соответствие. Поэтому вместо формирования новых контрольных разрядов достаточно сложить по модулю два их

5 старые значения и преобразованный код младших разрядов адреса. Код младших разрядов адреса и столбцы контрольной матрицы различаются в 1, 2, 4, 8 и 16-м столбцах. Поэтому при поступлении этих кодов адреса, а их признаком является наличие только одной единицы, блок 20 преобразовывает их соответственно в код 25, 26, 27, 28, 29. Кроме того, блок 20 формирует сигнал четности столбца контрольной матрицы, который также необходимо корректировать в числе контрольных разрядов прн записи. 20

Дешифратор 33 преобразовывает унитарный код в двоичный. Элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 34 выявляет наличие одной единицы в поступившем коде адреса и разрешает выдачу преобразован- 25 ного кода на выход. При любом другом коде адреса он проходит на выход блока 20 без изменения. Сумматор 35 по модулю два формирует по выдаваемому коду сигнал четности.

Устройство работает следующим образом.

Режим чтения. При считывании на вход 3 адреса поступает адрес, а на вход 11 блока 10 — сигнал чтения. По сигналу чтения блок 10 формирует последовательность управляющих сигналов

Х1-Х13 (фиг.5) . С выхода блока 10 . сигнал Х1 поступает на первый управляющий вход накопителей 15 блоков 1 памяти. По спацу фронта этого сигнала в накопителях 15 фиксируется адрес

А1 строки, а по сигналу Х2, поступающему на их вторые управляющие входы с выхода блока 10, фиксируется адрес

А2 столбца. Сигнал ХЗ на третьих управляющих входах накопителей 15 равен единице, и на выходах накопителей

15 появляется считанная информация.

По сигналам Х9 и Х10, поступающим из блока 10 на управляющие входы блока

1Ü, производится запись информационных и контрольных разрядов в блок 16, а также выдача откорректированных разрядов из него. Откорректированные разряды с входов-выходов блока 16 55 поступают на вторые входы мультиплексора 17, на первые входы которого поступают младшие разряды адреса из регистра 2. При поступлении единичного сигнала Х5 из блока 10 на третий вход мультиплексора в соответствии с младшими разрядами адреса на выход мультиплексора выдается один иэ разрядов. По единичному сигналу Х8 элемент И 26 выдает этот разряд на выход блока памяти. Поскольку считывание происходит одновременно во всех блоках 1 памяти, то на входы-выходы бло-: ка 6 поступает 72 разряда, среди которых имеются информационные и контрольные.

Пр сигналам Х11 и Х12 из блока 10, поступающим на управлякицие входы блока 6, производится запись информационных и контрольных разрядов в блок

6, а также выдача откорректированных разрядов иэ него. Откорректированные разряды с входов-выходов блока 6 поступают на группу 7, его производится дополнительная коррекция и выдача информационных разрядов на выход 27 устройства.

Режим записи. При записи на вход

3 адреса поступает адрес, на вход

4 — записывается информация, на вход

12 блока 10 — сигнал записи. По этому сигналу блок 10 формирует управляющие сигналы Х1-Х13 (фиг.5). С выхода блока 10 сигнал Х1 поступает на первый управляющий вход накопителей

15 блоков 1 памяти. По спаду фронта этого сигнала в накопителях 15 фиксируется адрес А1 строки, а по сигналу Х2, поступающему на их вторые управляющие входы с выхода блока 10, фиксируется адрес А2 столбца. Сигнал

ХЗ на третьих управляющих входах-накопителей 15 равен единице, и на выходах накопителей 15 появляется считанная информация. По сигналам Х9 и

Х10, поступающим из блока 10 на управляющие входы блока 16, производится запись информационных и контрольных разрядов в блок 16 обнаружения и исправления ошибок, а также выдача откорректированных разрядов из него.

Откорректированные разряды с входоввыходов блока 16 поступают на вторые входы мультиплексора 17, на первые входы которого поступают младшие раэряды адреса иэ регистра 2. При поступленин единичного сигнала Х5 из блока

10 на третий вход мультиплексора в соответствии с младшими разрядами адреса на его выход выдается один из разрядов. Одновременно со считывани5 Мз ем информации из накопителей 15 выходная информация, подлежащая .записи, по сигналу Х13, поступающему на второй вход группы 5 элементов И из блока 1Î, выдается на входы-выходы соответствующих блоков 1 памяти и входывыходы блока 6, в последнем формиру-ются контрольные разряды, которые за-тем также подаются на входы-выходы соответствукш1их блоков, паю1ти.

В блоке, памяти разряд, считанный по данному адресу из нако11нтелей„ с выхода мультиплексора 17 и посту-. пивший в блок памяти (для "-.aëHcè) сравниваются элементом ИСКЛЮЧАЮЩЕЕ

ИЛИ 25, Если они равны, то си1 нал сравнения равен нулю» если нет — то единице о ПереД ВЫДач 1 и: 1формации из блока 16 регистры 23 11 24 обнуляются единичныь1 сигналом Х7, а при вы даче информацьвя из блока 16 оНа через группы 2 1 и 22 элементов ИЛИ записывается в регистры 23 и 24. В регистр 23 записываются информапионные разряды, а. в регистр 24 .= контроль-ные.

По сигналу Х6 сигнал сравнения через демультиплексОр 18 и группу 21 элементов И1И поступает на один Hs входов регистра 23, а именно на тот,. который соответствует заг111сываемому разряду. Поскольку регистры 23 и 2А имеют сч тные- Входы То Гцп ?1 бастуй".» =нии сигнала ср внения r-:, егистр 23 происходит сложение по модълю два этого сигнала и информации,„ записанной в регистре. При этом сигнал cpaüнянин может быть равен нулю или едиНИ11;Е о

Рассмотрим случай, при котором сигнал сравнения равен единице. Это

Означает, что записываемый разряд не согласован со считанным. Например, считана единица, а записать необходимо ноль или с" -1итан нОл ь > я з апис aть необходимо единицу. В Обоих случаях ,сложение по модулю два считанного разряда и сигнала сравнения приводит к появлению такого значения данного разряда, который необходимо записать.

Например, считана единивa„ а за1гисать необходимо ноль. В этом случае сиг-= нал сравнения равен еди61це и сложе= ние его по модулю два со считанным разрядом (равным единице) приводит к появлению в данном разряде нулевого значения, что и требуется. В случае, когда считан ноль, а необходимо запи2613

15, PQ

;д1 Ъ (0 ,5

5О

caòü единицу, сигнал сравнения равeí единице и его сложение по модулю два сО считанным разрядом (равным нулю) приводит к появлению в данном разряде единичного значения, что и требуется, До появления сигнала сравнения в регистр 24 производится запись контрольных разрядов из блока 16 через группу 19 по сигналу ХА, При несогласованиы. записываемого и считаннсГО разрядов необх >Димо скорректировать контрольные разряды :aH, чтобь Они соответствовзли записываемой информации, При этом если сигнал сравнения равен единице, то для приведения в соответствие конт; :11ьных разрядов записьиаемой 1111формации достаточно к пр жним значениям контропьных разрядов п!.1 .бавить ПО модулю два столбец контрольной м-.трицы, соответствующий записываемому разряду. Блок

20 по адресу заг1ис61чаеь1ого разряда форм1.рует данный c ::t.1- ец и по единичному сигналу сравнения и разрешающему сигналу Х6 выда-= .— его через группу 22 элементов ИЗИ на счетные входы регистра 24, где производится сложеПО М",rñÓÄ ДВа C ОНТРОЛЬНЫМИ

Da =- О. .д с &01, При согласовании записываемого разр11дз и:-итанно1О: игнал сравнения равен нул10 H изменении B р е1 истрах 23 н " не происходит. Информационные и контрольные разряды с вь1— ходов регис:ров 23 и 24 поступают на входы соответствующих накопителей

1з, и по спаду фронта сигнала Х2 производится их запись.

PeãåHeðaöE1ÿ с исправлением ошибок (фиг.5, P3), В этом режиме производится считывание, исправление ошибок в блоке 16 и запись исправленной информации через группу 19 элементов

И в накопители 15, Регенерация без исправления Ошибок (фиг.5,. | 4). В этом режиме в накопители 15 подается " îëüêî а,дрес А1 строки и по спаду фронта сигнала Х1 в накопителях 15 производится регенерация..

Рассмотрим работу устройства при исправлении ошибок.

Допустим, что произошла одиночная ошибка (фиг.6, случай 1) = Эта ошибка исправляется кодом Хэмминга в блоке

16 первого блока 1 памяти.

Двухкратная ошибка (фиг.6„ слу-чай 2). Для блоков 1 памяти эти Ошиб—.5

55

7 143 ки воспринимаются как одиночные и исправляются в них блоками 16, Аналогично, при возникновении ошибок любой кратности, располагающихся по одной в блоках памяти, такие ошибки будут исправлены, Двойная ошибка в одном блоке памяти (фиг.б, случай 3). В блоке памяти

1 эта ошибка не может быть исправлена, поскольку превьппает корректирующую способность кода внутри блока памяти. Но, поскольку на выход блоков

1 памяти выдаются только по одному разряду (например, 4-е), в составе выданных разрядов будет только одна ошибка, которая исправляется кодом

Хэмминга в блоке 6.

Трехкратная ошибка (фиг.б, случай 4). Эта ошибка в блоке 16 не может быть исправлена., однако, поскольку на выход блока памяти выдается только один разряд, такая ошибка . исправляется в блоке 6 кодом Хэмминга. Аналогично исправляются ошибки любой кратности в пределах одного блока памяти.

Трехкратная ошибка (фиг.б, случай 5). При такой конфигурации ошибки в первом блоке памяти она отождествляется как двухкратная, а во втором блоке памяти — как одиночная.

Во втором блоке памяти ошибка исправляется блоком 16. Далее оставшаяся двукратная ошибка исправляется, как и в случае 3.

Четырехкратная ошибка (фиг.б, случай 6). При этом ошибки располагаются по две в двух блоках памяти. Такая ошибка кодом Хэмминга ни в блоках

16 блоков памяти, ни в блоке 6 декодирования не может быть исправлена, так как и в блоках памяти, и на их выходах (при выдаче 9-х или 10-х разрядов) ошибка является двухкратной. .Исправление производится в группе 7 следующим образом. Сигналы обнаружения двойной ошибки из блоков 16 блоков памяти поступают .на первые входы группы 8 элементов И, на вторые входы подается разрешающий сигнал о двойной ошибке из блока 6. С выхода группы 8 элементов И сигналы обнаружения двойных ошибок в качестве единичных сигналов коррекции поступают на входы группы 7, где они складываются с соответствующими информационными разрядами. В результате этого происходит их коррекция, и на выход

2613 8

27 устройства выцается исправленная информация.

Блок 9 предназначен для обнаружения некорректнруемык ошибок. Этот факт определяется по наличию нулевых сигналов обнаружения одиночных и двойных ошибок в блоках 1 памяти и . единичного сигнала обнаружения двойной ошибки в блоке 6 (фиг.б, случай 7) либо по наличию единичных сигналов обнаружения одиночной и двойной ошибки в блоках 1 памяти и двойной ошибки в блоке 6 (фиг.б, случай 8). Укаанные ситуации определяются с помощью элементов И 54 и 55 и элементов

ИЛИ 51-53. На выход блока анализа ошибок из элемента ИЛИ 53 выдается сигнал обнаружения некорректируемой ошибки.

Формула изобретения

1. Запоминающее устройство с самоконтролем, содержащее регистр адреса, группу блоков памяти, группу элементов ИСКЛЮЧАКЩЕЕ ИЛИ, блок декодирования, причем информационный вход регистра адреса подключен к адресному входу устройства, выход регистра адреса подключен к адресным входам блоков памяти группы, выходы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы подключены к соответствующим разрядам информационного выхода устройства, о т л и— ч а ю щ е е с я тем, что, с целью повьпюения достоверности функционирования, в него введены две группы элементов И, блок анализа ошибок и блок синхронизации, причем каждый блок памяти группы содержит группу накопителей, мультиплексор, блок обнаружения и исправления ошибок, элемент

ИСКЛЮЧАКЩЕЕ ИЛИ, трехстабильный элемент И, демультиплексор, два регистра, две группы элементов ИЛИ, группу элементов И и блок преобразования адреса, причем информационный вход устройства подключен к первым входам элементов И первой группы, выходы которых подключены к первым входам элементов ИСКЛЮЧАКЩЕЕ ИЛИ группы и к входам-выходам блока декодирования, первый и второй выходы которого подключены к первому и второму выходам сигналов контроля устройства, причем в каждом блоке памяти группы адресный вход блока памяти соединен с адресными входаьи накопителей группы, 9

143261 первым информационным входом мультиплексора, информационными входами демультиплексора и блока преобразования адреса, информационные выходы накопителеи соединены с вторым ин5 формационным входом мультиплексора, входами-выходам блока обнаружения и исправления ошибок и первьзи входами элементов И группы, выходы кото- 1 рых соединены с первыми входами элементов ИЛИ первой и второй групп и информационными входами накопителей. выход мультиплексора соединен с первым входом трехстабильного элемента

И и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с " первыми управляющими входами блока преобразования адреса и демультиплексора, выходы которого соединены с вторыми входами элементов ИЛИ первой группы, выходы которых соединены с информационными входами первого регистра, второй вход элемента ИСЮНО

ЧАНМЦЕЕ ИЛИ соединен с выходом, трех- 25 стабильного элемента И, выходы блока преобразования адреса соединены с вторы и входами элементов ИЛИ второй группы, выходы которых соединены с информационными входами второго ре= гистра, выходы первого и второго ре— гистров соединены с информационными входами соответствующих накопителей, первый выход блока обнаружения и исправления ошибок k-ro блока памяти группы подключен к k-м разрядам

35 третьего выхода сигналов контроля устройства и первого вхоца блока анализа ошибок, второй выход блока обнаружения и исправления ошибок Е-го блока памяти группы подключен к первому входу k-ro элемента И второй группы, k-му разряду второго входа блока анализа ошибок и k разряду четвертого выхода сигналов контроля 15 устройства (k = 17п), где и — количество блоков памяти в группе), выходы трехстабильных элементов И подключены к входам-выходам блока декодирования и первым входам элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, второй выход блока декодирования подключен к вторым входам элементом И второй груп*пы и к третьему входу блока анализа ошибок, выход которого подключен к

6 5 пятому выходу сигналов контроля усгройства, выходы элементов И второй группы подключены к вторым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, 3

1О первый, второй и третий выходы блока синхронизации подключены соответственно к входам записи адреса строки, столбца и чтения накопителей блоков памяти группы, четвертый выход блока синхронизации подключен к вторым входам элементов И группы всех блоков памяти группы, пятый выход блока синхронизации соединен с управляющим входом мультиплексора, шестой выход блока синхронизации соединен с вторыми управляющими вхоqmm мультиплексора и блока преобразования адреса блоков памяти группы, седьмой выход блока синхронизации соединен с входами установки в ноль первого и второ го регистров всех блоков памяти группы, восьмой выход блока синхронизации соединен с вторым входом трехстабильного элемента И блоков памяти группы» девятый и десятый выходы блока синхронизации соединены соответственно с первым и вторым управляющими входами блока обнаружения и исправления ошибок блоков памяти группы, одиннадцатый и двенадцатый выходы блока синхронизации соединены соответственно с первым и вторым управляющими входами блока декодирования, тринадцатый выход блока синхронизации соединен с вторыми входами элементов И первой группы, первый, второй, третий и четвертый входы блока синхронизации являются соответственно входом чтения, входом записи, входом сигнала регистрации с исправлением и входом сигнала регенерации без исправления ошибок устройства.

2. Устройство по п.I о т л и— ч а ю щ е е с я тем, что блок преобразования адреса содержит дешифратор, элемент ИСКЛЮЧАК6 ЕЕ ИЛИ, элемент НЕ, сумматор по модулю два, девять элементов И, пять элементов МОНТАЖНОЕ

ИЛИ, входы дешифратора и элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ блока подключены к информационному входу блока, первый н второй разряды информационного входа блока соединены с первыми входами соответственно первого и второго элементов МОНТАЖНОЕ ИЛИ, вход логической единицы устройства подключен к первым входам первого и второго эпементов И блока, выходы которых соединены с вторыми входами соответственно первого и второго элементов

МОНТАЖНОЕ ИЛИ, первый, второй и третий выходы дептифратора соединены с

143261 первыми входами соответственно третьего, четвертого и пятого элементов

И, выходы которых соединены с вторыми входами соответственно третьего, б четвертого и пятого элементов МОНТАЖН0Е ИЛИ, выход элемента ИСКЛЮЧАКЩЕЕ

ИЛИ соединен с вторыми входами элементов И с первого по пятый и входом элемента НЕ, третий, четвертый и пятый разряды информационного входа блока соединены с первыми входами соответственно шестого, седьмого и восьмого элементов И блока, выходы которых соединены с первыми . входами соответственно третьего, четвертого и пятого элементов МОНТАЖНОЕ ИЛИ, выход элемента НЕ соединен с вторыми входами с шестого по восьмой элементов И, вьжоды элементов

МОНТАЖНОЕ ИЛИ соединены с входами сумматора по модулю два, первый и второй входы девятого элемента И подключены соответственно к первому и

Сигналы одиночной и/или двойной ошибки

Режим работы Характер информации на входах-вьжодах

Сигналы управленияя

Х9, Х 1 О, Х1 1, Х12

0 О Вычисление конт- Входные информационрольных разрядов ные и вычисленные

Запрещены контрольные разряды

Входные информационные и контрольные разряды

Выключенное состоя- Разрешены

Выходные исправленные информационные разряды

1 О Прием информационных и контрольных разрядов

1 1 Блокировка информации

О 1 Коррекция и выдача исправленной информации

12 второму управляющим входам блока, вьжоды девятого элемента И блока соединены с третьими входами с первого по восьмой элементов И, выходы элементов МОНТАЖНОЕ ИЛИ и сумматора по модулю два подключены соответственно к вьжодам блока.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок анализа ошибок содержит три элемента ИЛИ и два элемента И, причем k-e разряды первого и второго входов блока подключены соответственно к k-м входам первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму входам первого и второго элементов И, третьи входы которых подключены к третьему входу блока, выходы первого и второго элементов И подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход которого подключен к выходу блока.

1432613

От

&2

Рт

ch.zs

3432613

1432613

1432613

° ° °

Фиг.б

Составитель М.Силин

Техрсд Л.Сердюкова Корректор A.Îáðó÷àð

Редактор В.Петраш

Заказ 5450/46

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

1 23 9567 8 У 1011 1213191516 Л

Тираж 590 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

2

9

S б

В