Оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике, Б частности к устройствам памяти на полупроводниковых приборах. Целью изобретения является повьшение быстродействия оперативного запоминающего устройства. Устройство содержит матричный накопитель 1, разрядный коммутатор 2, элемент 3 задержки , одновибратор 4, триггер 5, , ключевые элементы 6, 7 МДП-транзисторЫ 8, 9, конденсаторы 10 и 11 разделительных элементов, ключевой элемент 12, элемент 13 памяти, разрядные шины 14, шину 19 нулевого потенциала , шину 26 питания. Элемент задержки вьшолнен на МДП-транзисторах 21, а триггер 5,- на МДП-транзисторах 22-25. 1 ил. - .f ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (11) (S1) 4 G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4176680/24-24 (22) 06.01.87 (46) 07.10.88. Бюл. У 37 (72) Н.Н.Брагин и Э.Э.Тенк (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

У 1109804, кл. С 11 С 11/40, 1984.

Авторское свидетельство СССР

1(1283854, кл. С 11 С 11/40, 1985. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к устройствам памяти на полупроводниковых приборах. Целью изобретения является повышение быстродействия оперативного запоминающего устройства. Устройство содержит матричный накопитель 1, разрядный коммутатор 2, элемент 3 задержки, одновибратор 4, триггер 5, ключевые элементы 6, 7, МДП-транзисторы 8, 9, конденсаторы 10 и 11 разделительных элементов, ключевой элемент 12, элемент 13 памяти, разрядные шины 14, шину 19 нулевого потенциала, шину 26 питания. Элемент задержки выполнен на МДП-транзисторах

21, а триггер 5 — на МДП-транзисторах 22-25. 1 ил.

1429167

Изобретение относится к вычисли тельной технике, в частности к устройствам памяти на полупроводниковых приборах.

Целью изобретения является повышение быстродействия оперативного запоминающего устройства.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит матричный ! накопитель 1, разрядный коммутатор 2, элемент 3 задержки, одновибратор 4, триггер 5, первый 6 и второй 7 ключевые элементы, МДП-транзисторы, 8 и 9 и конденсаторы 10 и 11 первого и второго разделительных элементов, третий ключевой элемент 12, элемент

13 памяти, разрядные шины 14, адресные входы 15 первой группы устройства, адресные входы 16 второй группы устройства, вход 17 разрешения считывания устройства, выходы 18 устройства, шину 19 нулевого потенциала устройства и информационные входы 20 устройства. Элемент 3 задержки выполнен на NgII-транзисторах 21, а триггер 5 — на МДП-транзисторах 22-25.

Устройство также содержит шину 26 питания.

Устройство работает следующим образом.

При отсутствии обращений разрядные шины 14 заряжены от внешнего источника напряжения, а входы-выходы триггера 5 соединены через третин 35 ключевой элемент 12, открытый сигналом по входу 17. Кроме того, первый и второй ключевые элементы 6 и 7, которые открыты в это время сигналом, поступающим от одновибратора 4, за40 мыкают между собой затворы и стоки транзисторов 8 и 9 соотвественно.

Триггер. 5 и транзисторы 8 и 9 образуют RS-триггер с разделенными входами и выходами. Входами RS-триггера являются затворы транзисторов 8 и 9, а выходами — входы-выходы триггера 5.

В случае, когда ключевые элементы 6, 7 и 12 открыты, RS-триггер находится в режиме ожидания, когда его входы и 50 выходы имеют один и тот же потенциал.

При обращении к устройству возбуждается один из входов 15 первой груп пы, возбуждая соответствующую адресную шину матричного накопителя 1 и 55 вход элемента 3 задержки, а также один из входов 16 второй группы. В режиме считывания одна из разрядных шин 14 в каждом столбце матричного накопителя 1 разряжается через соответствующий элемент 13 памяти накопителя 1, а разрядная шина 14 элемента

3 задержки разряжается через один из транзисторов 21, соединенный с возбуждаемым адресным входом 15 накопителя 1. Разряд шины 14 элемента 3 задержки (время заряда регулируется параметрами транзисторов 21} происходит значительно быстрее разряда шин

14 накопителя 1. По окончании разряда шины 14 элемента 3 задержки одновибратор 4 вырабатывает управляющий сигнал, запирающий транзисторы ключевых элементов 6 и 7. Транзистор третьего ключевого элемента 12 также запирается сигналом, подаваемым на управляющий вход 17 устройства. На входах RS-триггера (затворах транзисторов 8 и 9) через разделительные конденсаторы 10 и 11 устанавливаются потенциалы, соответствующие состоянию выбранной пары разрядных шин 14 накопителя 1. В триггере 5 начинает работать положительная обратная связь, устанавливая его в устойчивое состояние. Далее информация с входоввыходов триггера 5 поступает на выходы 18 устройства. В режиме записи возбуждается один из входов 15 первой группы, а также один из входов

16 второй группы устройства. При этом информация, имеющаяся на информационных входах 20 устройства, через разрядный коммутатор 2 поступает на одну из.пар разрядных шин 14 матричного накопителя 1 и устанавливает элемент 13 памяти, подключенный по данному адресу, в соответствующее состояние.

Ф ор мул а и з о б р е т е ни я

Оперативное запоминающее устройство, содержащее матричный накопитель, адресные шины которого являются первой группой адресных входов устройства, разрядный коммутатор, информационные входы которого являются информационными входами устройства., входы выборки — второй группой адресных входов устройства, а выходы разрядного коммутатора подключены к соответствующим разрядным шинам матричного накопителя, элемент задержки, входы которого подключены к соответствующим адресным шинам матричного накопителя, одновибратор, 142

Составитель С.Королев

Техред Л.Сердюкова Корректор О.Кравцова

Редактор О.Юрковецкая

Заказ 5132/48

Тираж 590 Пидписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 вход которого соединен с выходом элемента задержки, первый и второй ключевые элементы на МДП-транзисторах, затворы которых соединены с выходом одновибратора, триггер,.входывыходы которого являются выходами устройства и соединены с истоками

ИДП-транзисторов первого и второго ключевых элементов соответственно, третий ключевой элемент на ИДП-транзисторе, исток и сток которого соединены с первым и вторым входами-выходами триггера соответственно, а затвор является входом разрешения считывания устройства, о т л и ч а ющ е е с я тем, что, с целью повыше9167

4 ния быстродействия устройства, оно содержит разделительные элементы, выполненные на конденсаторах и МДПтранзисторах, истоки которых подклю5 чены к шине нулевого потенциала устройства, стоки соединены. с первым и вторым входами-выходами триггера соответственно, а затворы — с.первыми обкладками соответствующих конденсаторов и со стоками МДП-транзисторов первого и второго ключевых элементов соответственно., вторые обкладки конденсаторов разделительных элементов соединены с соответствующими информационными входами разрядного коммутатора.