Регистр сдвига

 

Изобретение относится к ццфровой вычислительной технике и может .быть использовано в устройствах буферной памяти. Цель изобретения - повышение надежности работы регистра за счет обеспечения его работоспособности с неисправным разрядом - достигается тем, что в регистр сдвига, содержащий элемент 2-2И-ИЛИ-НЕ 1, два .инвертора 2,3, п основных разрядов 4, каждый из которых (кроме последнего ) состоит из триггера 13, инверто

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5D 4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИ - .

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАЮ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К ABTOPCHOIVIV СВИДЕТЕЛЬСТВУ (21) 4259953/24-24 (22) 06.05.87 (46) 15.12.88. Бюл. Р 46 (72) A.Н.Пархоменко, В.В.Голубцов, В.А.Захаров и В.С.Харламов (53) 681,327.66(088.8) (56) Авторское свидетельство СССР

Ф 1241288, кл. G 11 С 19/00, 1986.

Применение интегральных микросхем в электронной вычислительной технике: Справочник/Под ред. Б,Н.Файзулаева, Б.В.Тарабрина — М.: Радио и связь, 1987, с. 42, рис. 3.35.

„„SU„„ I 444894 А 1 (54) РЕГИСТР СДВИГА (57) Изобретение относится к цщфровой вычислительной технике и может ,быть использовано в устройствах буферной памяти, Цель изобретения — повышение надежности работы регистра за счет обеспечения его работоспособности с неисправным разрядом - достигается тем, что в регистр сдвига, содержащий элемент 2-2И-ИЛИ-НЕ I два ,инвертора 2,3, и основных разрядов — ..J

4, каждый из которых (кроме последнего) состоит из триггера 13, инверто1444894 ра 14 и элемента 2-2И-ИЛИ-НЕ 18, а последний разряд состоит из триггера

13, инвертора 14 и элемента И-НЕ 19, спнхровходы 6,7, информационный вход

8 последовательного кода, входы 9 записи параллельного кода, вход 10 разрешения записи параллельного кода и выходы 12, введены резервный разряд

5, состоящий из триггера 20, инвертора 21, элемента И 22 и элемента И-НЕ

23. В каждый основной разряд 4 введеИзобретение относится к цифровой вычислительной технике и может быть использовано в устройствах буферной памяти.

Целью изобретения является повышение надежности работы регистра за счет обеспечения его работоспособности с неисправным разрядом, Eia чертеже представлена функциональная схема регистра сдвига.

Регистр сдвига содержит элемент

2-2И-KIH-НЕ 1, первый 2 и второй 3 инверторы, основные 4 и резервный 5 разряды, первый 6 и второй 7 синхровходы, информационный вход 8 последовательного кода, входы 9 записи параллельного кода, вход 10 разрешения записи параллельного кода, входы 11 запрета функционирования разрядов и 20 выходы 12. Каждый основной разряд 4 включает триггер 13, инвертор 14, первый 15 и второй 16 элементы 2-2ИИЛИ и элемент ИЛИ/ИЛИ-НЕ 17 ° Каждый основной разряд 4, кроме последнего, 25 . включает также элемент 2-2И-ИЛИ-НЕ 18, а последний разряд — элемент И-НЕ 19.

Резервный разряд 5 включает триггер

20, инвертор 21, элемент И 22 и элемент И-НЕ 23. 30

Регистр сдвига работает следующим образом.

При исправном состоянии всех основных разрядов 4 на управляющие входы 11 подают сигналы низкого логического уровня. В этом случае для записи информации, представленной параллельным кодом, на вход 10 (V ) подают сигнал высокого логического уровня, а на входы 9 (D — D„) — подают код ны первый 15 и второй 16 элементы

2-2И-ИЛИ, элемент ИЛИ/ИЛИ-НЕ 17 и вход 11 запре-а функционирования разряда. Данное конструктивное выполнение регистра сдвига позволяет осуществлять перестройку его логической структуры при отказе одного из разрядов и автоматически заменять неисправный триггер основного разряда, обеспечивая работоспособность регист ра в целом. l ил. информации. Информация через открытые вторые группы входов элементов 2-2И"

ИЛИ 16 поступает на открытую первую группу входов элементов 2-2И-ИЛИ-НЕ

18 и на открытый элемент И-НЕ 19 последнего разряда. Далее с выходов элементов 2-2И-ИЛИ-НЕ 18 и И-НЕ 19 информация воздействует на R- u S-входы триггеров 13 разрядов, которые при низком логическом уровне сигнала на входе 7 (С ) устанавливаются в ло2 гическое сос тояние, соответствующее значению сигнала на одноименном ему входе 9.

Для записи информации, представленной последовательным кодом, на входах 10 (V<) и 9 (D< — D„) регистра сдвига устанавливают низкие логические уровни сигналов, на вход 8 (V ) подают информацию в последовательном коде, а на вход 6 (С,) — тактовые импульсы. Регистр сдвига в этом случае работает следующим образом. При первом тактовом импульсе на входе 6 (С1) первый бит информации с входа 8 (V, ) через открытую первую группу входом элемента.2-2И-ИЛИ 16, открытую первую группу входов элемента 2-2И-ИЛИ-НЕ 18 и инвертор 14 поступает на R- u S-входы триггера

13 первого разряда, который по окончании первого так":.ового импульса устанавливается в состояние, соответствующее значению первого бита информации, Далее происходит сг,-.иг информации (перенос состояний три":.- :еров 13) вправо по аналогичным логическим цепям соответствующих разрядов и меж!

/

1ч 44 разрядных связей. Запись в регистр сдвига последующих битов информации производится так же, как и первого бита информации.

При неисправности какого-либо разряда на соответствующий вход 11 подают сигнал высокого логического уровня. Рассмотрим пример, когда неисправей второй разряд. В этом слу- 10 чае на е"o вход 11 подают сигнал высокого логического уровня.

Для записи информации, представленной параллельным кодом, на вход

10 (Ч ) подают сигнал высокого логического уровня, а на входы 9 (D, D„) — подают код информации. Информация через открытые вторые группы входов элементов 2-2И-ИЛИ 16 поступает

20 на их выходы. С выхода элемента 2-2ИИЛИ 16 первого разряда информация поступает через открытый элемент И-НЕ

23 íà R-вход и через инвертор 21 — на

Б-вход триггера 20 резервного разряда 25

5, C выхода элемента 2-2И-ИЛИ 16 второго разряда сигнал поступает через открытую вторую группу входов элемента 2-2И-ИЛИ-НЕ 18 на В;вход и через инвертор 14 — íà S-вход триггера 13 первого разряда. С выхода элемента

2 -2И-ИЛИ 16 третьего разряда сигнал . поступает через открытую первую группу входов элемента 2-2И-ИЛИ-НЕ 18 на

R-вход и через инвертор 14 — íà Sвход триггера 13 третьего разряда и

35 т.д. Таким образом, информация, представленн я в параллельном коде, с входа 9 первого разряда поступает в триггер 20 резервного разряда, с вхо- 4п да 9 второго разряда — в триггер 13 первого разряда, с входа 9 третьего разряда — в триггер 13 третьего разряда и т.д. На выход 12 первого разряда поступает информация с выхода триггера 20 резервного разряда, а на выход 12 второго разряда — с выхода триггера 13 первого разряда. Следовательно, триггер второго разряда при его неисправности замещен триггером первого разряда, а триггер первого разряда — триггером резервного разряда. При этом обеспечивается работоспособное состояние регистра сдвига в целом. 55

Для записи информации, представленной последов ат ел ьным кодом, на входах IО (Ч ) и 9 (D< — D ) регистра сдвига устанавливают сигналы низ894

4 кого логического уровня, на вход 8 (V, ) подают информацию в последовательном коде, а на вход 6 (С„) — тактовые импульсы. Первый тактовый импульс на входе 6 производит запись первого бита последовательной информации в триггер 20 по следующей логической цепи регистра сдвига: через открытую первую группу входов элемента 2-2И-ИЛИ 16 первого разряда, через элемент И-НЕ 23 íà R-вход и через инвертор 21 íà S-вход триггера

20 резервного разряда. Вторым тактовым импульсом на входе 6 в триггер

20 записывается второй бит информации последовательного кода,а состояние триггера 20 переходит в триггер 13 первого разряда по следующей логической цепи регистра сдвига: с выхода триггера 20 через элемент И 22, первую группу входов элемента 2-2ИИЛИ 15 первого разряда на выход 12 первого разряда регистра сдвига через первую группу входов элемента

2-2И-ИЛИ 16 второго разряда, через вторую группу входов элемента 2-2ИИЛИ вЂ” НЕ 18 íà R-вход и через инвертор

14 на S-вход триггера 13 первого разряда. Третьим тактовым импульсом в триггер 20 записывается значение третьего бита информации последовательного кода, в триггер 13 первого разряда переходит состояние триггера

20 (второго бита информации) по вьппеуказанной логической цепи регистра сдвига, а в триггер 13 третьего разряда записывается состояние триггера

13 первого разряда (первого бита информации) по аналогичной логической цепи. Таким образом, неисправный триггер второго разряда обойден и информация и-м тактовым импульсом сдвигается вправо так, что в триггере резервного разряда записан и-й бит, в триггере первого разряда— (п-1) — и бит, в триггере третьего разряда — (п-2)-й бит, а в триггере последнего разряда — первый бит информации последовательног9 кода.

Данное конструктивное выполнение регистра сдвига позволяет осуществлять перестройку его логической структуры при отказе одного из разрядов и автоматически заменять неисправный триггер основного разряда, обеспечивая работоспособность регист- ра в целом.

1444894

ВНИИПИ Заказ 6511/54. Тираж 590 .

Подпир «о,Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

Формула изoбpетения

Регистр сдвига, содержащий элемент 2-2И-ИЛИ-НЕ, первый вход первой группы входов которого является входом разрешения записи параллельного кода, а вторые входы первой и второй групп входов являются вторым и первым синхровходами регистра, первый 10 и второй инверторы, входы которых соединены с первыми входами первой и второй групп входов элемента 2-2ИИЛИ-НЕ соответственно, а выход первого инвертора соединен с входом второ- 15

ro инвертора, информационный вход последовательного кода и разряды, каждый из которых, кроме последнего, состоит из элемента 2-2И-ИЛИ-НЕ, триггера, инвертора, выход которого 20 соединен с S-входом триггера, а вход инвертора соединен с R-входом тригге ра и выходом элемента 2-2И-ИЛИ-НЕ, последний разряд регистра состоит из тригГера и инвертора, вход и выход которого соединены с R- u S — входажю триггера соответственно, синхровходы триггеров разрядов соединены с выходом элемента 2-2И-HJIH — HE регистра, информационные входы разрядов являют- g0 ся входами записи параллельного кода, а выходы разрядов — выходами регистра, о т л и ч а ю щ и и с я тем, что, с целью повышения надежности р"..:— боты регистра, в каждый разряд ре35 гистра введены первый элемент 2-2ИИЛИ,.выход которого является выходом регистра, а второй вход второй группы входов соединен с выходом триггера, второй элемент 2-2И-ИЛИ, первый вход второй группы входов которого является входом записи параллельного кода регистра, а вторые входы первой и второй групп входов первого и второго элементов 2-2И-ИЛИ соединены с ,выходами соответственно первого и второго инверторов регистра, и элемент ИЛИ/ИЛИ-НЕ, первый вход которого является входом запрета функционирования разряда, а прямой и инверс- 50 ный выходы элемента ИЛИ/ИЛИ-НЕ в каждом разряде, кроме первого, соединены соответственно с первыми входами первой и второй групп входов первого элемента 2-2И-ИЛИ, первый и второй входы первой группы входов элемента

2-2И-ИЛИ-НЕ каждого разряда, кроме последнего, соединены сооответственно с инверсным выходом элемента

ИЛИ/ИЛИ-НЕ и с выходом второго элемента 2-2И-ИЛИ, в последний разряд регистра введен элемент И-НЕ, выход которого соединен с входом инвертора разряда, а первый и второй входы соединены соответственно с инверсным выходом элемента ИЛИ/ИЛИ-НЕ и с выходом второго элемента 2-2И-ИЛИ, выходы триггера и первогс элемента 2-2ИИЛИ предыдущего разряда соединены с первыми входами первых групп входов соответственно первого и второго элементов 2-2И-ИЛИ последующего разряда, первый и второй входы второй группы входов элемента 2-2И-HJIh-HE данного разряда соединены соотве" ственно с выходом второго элемента 2-2И-ИЛИ и с прямым выходом элемента ИЛИ/ИЛИ-HE последующего разряда, второй вход элемента ИЛИ/ИЛИ-НЕ каждого разряда, кроме первого, соединен с прямым выходом элемента ИЛИ/ИЛИ-НЕ послеДующего разряда, а первый вход первой группы входов второго элемента 2-2ИИЛИ первого разряда является информационным входом последовательного кода регистра, элемент И„ инвертор, элемент И-НЕ и триггер, синхровход которого соединен с выходом элемента

2-2И-ИЛИ-НЕ регистра, вход и выход чнвертора соединены соответственно с R- u S-входами триггера выход которого соединен с первым входом элемента И, второй вход и вьглод которого соединены соответственно с вторым и первым входами первой группы первого элемента 2-2И-ИЛИ первого разряда, выход элемента И-НЕ соединен с входом инвертора, а первый и второй входы элемента И-НЕ соединены соответственно с выходом второго элемента

2-2И-ИЛИ и с прямым выходом элемента ИЛИ/ИЛИ-НЕ первого r.::ÿçpÿäà,