Запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике и может использоваться для построения запоминающих устройств с коррекцией ошибок. Целью изобретения: является повьшение надежности устройства. Устройство содержит основной и дополнительный накопители , входной и выходной регистры , буферные регистры числа и адреса, первый и второй коммутаторы, первый н второй блоки сравнения, первый и второй преобразователи кода, триггер и блок управления. Коррекция ошибок в устройстве осуществляется за счет сложения по модулю два информационного слова, считанного из основного накопителя, и согласующего слова, хранящегося в дополнительном накопителе..Повышение надежности устройства достигается за счет возможности хранения согласующих слов в прямом или обратном коде, причем определение кода хранения совмещено по времени с циклом записи в основной накопитель, а запись согласующего слова производится в следующем цикле записи устройства. 3 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (511 4 С 11 С 29/ОО

I

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

H А8ТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4250750/24-24 (22) 27,05.87 (46) 15.12.88. Бюл. 11 46 (72) В.И. Николаев и М.И. Королев ;53) 681.327.6(088.8) 56) Авторское свидетельство СССР

Р 1111 205, кл G 11 С 29/00, 1 983.

Самофалов К.Г., Корнейчук В.И., Городний А.В. Структурно-логические методы повышения надежности запоминающих устройств, М,: Машиностроние, 1976, с. 70, рис. 28. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК: (57) Изобретение относится к вычислительной технике и может использоваться для построения запоминающих уст ройств с коррекцией ошибок. Целью изобретения является повышение надежности устройства. Устройство со„„SU„, 1444 98 А1 держит основной и дополнительный накопители, входной и выходной регистры, буферные регистры числа и адреса, первый и второй коммутаторы, первый и второй блоки сравнения, первый и второй преобразователи кода, триггер и блок управления. Коррекция ошибок в устройстве осуществляется за счет сложения по модулю два информационного слова, считанного из основного накопителя, и согласующего слова, хранящегося в дополнительном накопителе..Повышение надежности устройства достигается sa счет возможности хранения согласующих слов в прямом или обратном коде, причем определение кода хранения совмещено по времени с циклом записи в основной накопитель, а запись согласующего слова производится в следующем .цикле записи устройства. 3 ил.

1444898

Из ретение относится к вычислительной технике и может быть испольэовано для построения запоминающих устройств с коррекцией ошибок, Целью изобретения является повышение надежности устройства.

На фиг. l представлена схема запоминающего устройства с коррекцией ошибок; на фиг. 2 — схема блока управления; на фиг. 3 — временная диаграмма работы устройства.

Устройсто (фиг. I) содержит основной 1 и дополнительный 2 накопители, входной 3 и выходной 4 регист- 15 ры, регистр 5 адреса, блок 6 управления, буферный регистр 7 числа, буферный регистр 8 адреса, первый 9 и второй 10 коммутаторы, первый 11 и второй 12 блоки сравнения, первую 20

13 и вторую 14 группы сумматоров по модулю два, первый 15 и второй 16 преобразователи кода, триггер 17.Блок

6 управления имеет вход 18 синхронизации, вход признака 19 записи-чте- 25 ния и вход 20 признака перехода, упправляющие выходы А -А6.Устройство имеет информационные 21 и адресные

22 входы, вход 23 синхронизации и вход 24 признака записи †чтен,ин- 30 формационные выходы 25.

Блок 6 управления (фиг. 2) содержит счетчик 26, дешифратор 27, первую группу элементов И 28, группу элементов ИЛИ 29, элемент НЕ 30, эле- 35 мент 31 задержки, вторую группу элементов И 32.

Основной накопитель 1 предназначен для хранения информации. В дополнительном накопителе 2 хранятся 40 прямые и обратные коды ошибок одноименных ячеек основного накопителя 1.

Для определения вида хранимого кода введен дополнительный разряд: "1" соответствует обратному коду, "0" — 45 прямому коду.. Информационное слово считывается с первого выхода накопителя 2, дополнительный разряд — .с второго выхода.

Буферные регистры 7 числа и 8 адреса выполнены на базе двухступенчатых D-триггеров. По переднему фронту сигнала А 1 информация записывается в первую ступень триггеров, по заднему фронту — во вторую ступень, Раз55 рядность регистра 7 равна разрядности слова дополнительного накопителя 2. В дополнительный разряд регистра 7 всегда записывается "0", что свидетельствует о хранении прямого кода числа.

Коммутатор 9 при наличии на его управляющем входе высокого уровня разрешает прохождение информации с первого входа, иначе — с второго входа °

Коммутатора 10 работает аналогично.

Бллок 12 сравнения сравнивает слова, поступающие на первый и второй входы, и при их совпадении выдает единичный сигнал. Блок Il сравнения работает аналогично, только сигнал выдается с инверсного выхода.

Преобразователь 15 кода при наличии высокого уровня на его управляющем входе выделяет обратный код числа, поступившего на информационные входы, иначе — прямой код. Преобразователь 16 выполнен аналогично.

Элемент 17 выполнен на базе П-триггера. Он выдает сигнал os.

Блок 6 управления вырабатывает сигналы А -А . На первый вход 18 блока 6 с первого управляющего входа 23 устройства поступают тактовые сигналы, которые задают частоту выработки управляющих сигналов. На второй вход 19 блока 6 с входа 24 поступает сигнал режима работы устройства Г .

При Т = 0 производится считывание информации, а при н = 1 — запись инфор-. мации. На третий вход блока 6 поступает сигнал оС с выхода триггера !7.

Дешифратор 27 блока 6 управления ! вырабатывает сигналы у -у>. В зависимости от режима работы, состояния дешифратора 27 и значения сигнала ес на входе 20 блок 6 вырабатывает сигналы А„-Аб по следующим правилам:

Ao yo

А, = у,, А =(1 ° у,, A ="у

А =y>, А = ° у,чЫ у

А =и у °

В зависимости от режима работы и состояния дешифратора 27 счетчик

26 управляется следующим сигналом:

R = 7«y.-, × ó

Последовательность выработки управляющих сигналов А -Аа в зависимости от режима работы (i ) 1;: от сигнала на входе 20 (сС} представлена на фиг. 3.

)444898

Запоминающее устройство работает следующим образом.

В исходном состоянии в буферных регистрах 7 и 8 хранится информация от предыдущего цикла загиси, причем в регистре 7 содержится код ошибки, обнаруженный при проверке правильности записи, а в регистре 8 — адрес, по которому производится последний 10 цикл записи.

В режиме записи на вход 24 устройства поступает сигнал = l. В коммутаторе 10 открыт первый вход, поэтому адрес в накопитель 2 поступает с выхода буферного регистра 8 адреса. По сигналу А производится установка регистров 3, 4, 5 и триггера 17. В следующем такте по сигналам А,, А производится прием адреса и числа в соответствующие регистры 3 и 5 ° Одновременно производится запись информации в накопитель 2 по адресу, хранящемуся в регистре 8. Триггер 17 находится в нулевом состоянии, поэтому информация иэ регистра 1 через преобразователь 15 записывается в накопитель 2 в прямом коде.

В третьем такте по сигналу А> производится запись информации из регист-30 ра 3 в накопитель 1 по адресу, содержащемуся в регистре 5, а также запись сигнала в триггер 17 с выхода блока

11 сравнения, где сравниваются записанная в накопитель 2 и считанная из 35 него информация. При их совпадении блок 11 сравнения выдает нулевой сигнал и триггер 17 не переключается.При несовпадении записанной и считанной информации триггер 17 переключается в 40 единичное состояние, что свидетельствует о наличии дефекта в данной ячейке накопителя. Этот дефект можно обойти путем записи в данную ячейку обратного кода слова. 45

В четвертом такте по переднему фронту сигнала А4 производится запись в регистр 7 кода ошибки, обнаруженного при поразрядном сравнении слова, записанного в накопитель 1 и считанного из него, в сопровождении адреса записи, который записывается в регистр 8. Зались производится в первую ступень буферных регистров 7 и 8 " при этом информация во второй ступени не изменяется. При d. = 1 одновременно с сигналом А блока 6 управ4 ления вырабатывается сигнал А» по которому производится запись обратного кода слова, записанного во второй ступени регистра 7, так как на управляющий вход преобразователя 15 кода поступает единичный сигнал.Тем самым производится согласование значения записываемого бита с типом отказа неработоспособного разряда в накопителе 2.

По заднему фронту сигнала А+ по . окончанию записи обратного кода в накопителе 2, во вторую ступень буферных регистров 7 и 8 перезаписывается информация из первой ступени. На этом режим записи заканчивается.

В следующем цикле записи аналогично производится параллельная обработка информации в накопителях 1 и 2 и запоминание кода ошибок и адреса в буферных регистрах 7 и 8.

О

В режиме считывания на вход 21 устройства поступает сигнал Г= О. B коммутаторе !О открывается второй вход, поэтому адрес в накопитель 2 поступает с регистра 5 адреса.

В первом такте по сигналу Ад устанавливаются регистры 3, 4, 5 и триггер 17. Во втором такте по сигналу А в регистр 5 принимается адрес для считывания информации, который поступает на адресные входы накопителей

1 и 2 и второй вход блока 12 сравнения, на первый вход которого поступает адрес с выхода буферного регистра 8 адреса. При совпадении адресов блок 12 сравнения выдает единичный сигнал и у коммутатора 9 открываются первые входы. Эта ситуация возникает при обращении к ячейке накопителя 1, в которую информация была записана в последнем цикле записи, а ее код ошибки еще не успел записаться в нако- питель 2, он хранится в буферном регистре 7 числа. Поэтому выход регистра 7, за исключением дополнительного разряда, подключен к первому входу коммутатора 9, который открывается единичным сигналом с выхода блока 12 сравнения. Пои несовпадении адресов на схеме 12 сравнения в коммутаторе 9 открываются вторые входы. По адресу с регистра

5, поступающему через коммутатор !

О на адресный вход накопителя 2, считывается информация, причем с первого выхода накопителя 2 слово поступает на информационные входы преобразователя 1б кода, на управляющий

1444898 вход которого поступает дополнительный разряд с второго выхода накопителя 2. При единичном значении дополнительного разряда, что сви5 детельствует о хранении в ячейке накопителя 2 обратного кода числа, преобразователь 16 кода проинвертирует обратный код слова. Таким образом, на выходе коммутатора 9 появляется код ошибки, который поступает на соответствующие вторые входы группы 14 сумматоров по модулю два, на первые входы которой поступает слово, считанное из накопителя

1 по адресу, хранящемуся в регистре

5 адреса. Группа 14 сумматоров по модулю два исправляет обнаруженные ранее ошибки путем инвертирования ошибочных разрядов. В третьем такте по сигналу А6 в выходной регистр 4 записывается запрашиваемое слово, которое выдается на информационные выходы 25. . На этом режим считывания заканчивается. 25

Формула изобретения

Запоминающее устройство с коррекцией ошибок, содержащее входной регистр, информационные входы которого у» являются одноименными входами устройства, а выходы соединены с информационными входами основного накопителя, адресные входы которого подключены к выходам регистра адреса, информационные входы которого являются -адресными входами устройства, Выходной регистр, выходы которого являются информационными выходами устройства, Входы сброса регистра адреса, входного и выходного регистров . подключены к первому синхровыходу блока управления, синхровыходы с второго по шестой которого соединены соответственно с синхровыходами ре- 45

8истра адреса и входного регистра, входом записи основного накопителя, синхровходом выходного регистра и с входом записи дополнительного накопителя, входы синхронизации и призна-. ка записи-чтения блока управления являются одноименными входами устройства, первый коммутатор, о т л и ч а— ю щ е е с я тем, что, с целью повышения надежности устройства, в него, введены буферный регистр числа, буферный регистр адреса, первый и второй блоки сравнения, первая и вторая группы сумматоров по модулю два, первый и второй преобразователи кода, второй коммутатор и триггер, причем выходы основного накопителя соединены с первыми входами второй группы сумматоров по модулю два и с вторыми входами первой группы сумматоров по модулю два, первые входы которых подключены к выходам входного регистра, а выходы соединены с информационными входами буферного регистра числа, выходы которого подключены к информационным входам первого преобразователя кода, к входам первой группы первого блока сравнения и к информационным входам первой группы первого коммутатора, информационные входы второй группы и управляющий вход которого соединены соответственно с выходами второго преобразователя кода и с выходом второго блока сравнения, входы первой группы которого подключены к выходам буферного регистра адреса и к информационным входам первой rруппы второго коммутатора, информационные входы второй группы которого соединены с входами второй группы второго блока сравнения, с информационными входами буферного регистра адреса и с выходами регистра адреса, информационные входы и управляющий вход второго преобразователя кода подключены к соответствующим выходам дополнительного накопителя и к входам второй группы первого блока сравнения, выход которого соединен с информационным входом триггера, выход которого подключен к входу признака перехода блока управления и к управляющему входу первого преобразователя кода, выходы которого соединены с информационными входами дополнительного накопителя, адресные входы которого подключены к выходам второго коммутатора, управляющий вход которого соединен с входом признака записичтения устройства, выходы первого коммутатора подключены к вторым входам второй группы сумматоров по модулю два, выходы которых подсоединены к информационным Входам выходного регистра,первыйи четвертый выходы блока управления соединены соответственно с входом сброса и синхровходом триггера, а седьмой выход подключен к синхровьйодам буферного ". èñòðà числа и буферного регистра адреса.

144 ч 4898

Фие. Я

I444898

Составитель О. Исаев

Редактор И. Рыбченко Техред ц.Коданич

Корректор А. Обручар

Заказ 65!1/54 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4