Запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при создании надежных устройств для обработки и хранения информации. Цель изобретения - повышение надежности устройства. Устройство содержит регистр 1 адреса, блок 2 памяти, триггер 3, регистры 4-9, группы элементов И 10-13, 25-26, блок контроля 14, элементы ИЛИ 20, блок 21 управления. В устройстве осуществляется коррекция ошибок за счет контроля по модулю два, записи и считьтания обратных кодов и контрольного суммирования. 2 ил. fo S сл с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (1I) А1 (я) 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4247323/24- 24 (22) 19.05.87 (46) 15,11.88. Бюл, Ф 42 (72) В.Н.Горшков, С.В.Яковлев и И.И.Макаренко (53) 68 1.327 (088 ° 8) (56) Хетагуров Я,А. и Руднев Ю.П.

Повышение надежности цифровых устройств методами избыточного кодирования. М.: Энергия, 1974, с.224-229.

Авторское свидетельство СССР

Ф 951406, кл. G 11 С 29/00, 1980. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при создании надежных устройств для обработки и хранения информации. Цель изобретения — повышение надежности устройства. Устройство содержит регистр 1 адреса, блок

2 памяти, триггер 3, регистры 4-9, группы элементов И 10-13, 25-26, блок контроля 14, элементы ИЛИ 20, блок 21 управления. В устройстве осуществляется коррекция ошибок за счет контроля по модулю два, записи и считыва- Ж ния обратных кодов и контрольного ния. 2 ил.

1437926

Изобретение 07 -:ocliT05! к нычислитЕЛЬНОй ТЕХНИКЕ „В ЧЯ Ст НОСТИ К ЗЯПОмиьс1ющим yc Tp OAQT ням 1*. може Г бы Га использовано при ссздяни1-. надежных

5 устройств для обряб01.к к 1 хранения информации с

ЦЕЛЬ ИЗООаРЕТЕ11",;. -- ПОВЫШЕНИЕ Надежности устройства.

Иа фиг 1 изображена структурная 1(I схема зяпо;-.Иняхщего устройства с коррекцией ошибок ня фиг,, 2 - структурНЯЯ СХЕМЯ ВОЗМОЖ1IOГО ВаРИс1НТЯ CJIOКа управления

Зало;в нающее устройство с КорреКцией ошибок соде л:." (фиг . 1) ре1ис. p

1 адреса,, блок 2 tët Ht-;:II. и, тригг р 3. входной 4 к Вьп Од 10й 5 . ег . стры. Лен—

BbIII б H7C: ОЙ,: 1-» еT111; 8 1,. с:,IHTHPp—

TbIH 9 буСрЕр НЬ1Е р Егс Стр Ы 11Ер Вую 1 1- . Г"; вторую 11 третью I :и чеI нертую I3 группы эх емснтов И,. блок 1 кон роля,. блок 15 Выдачи инсро,: 1чяцк11. елок 14 сОцержит пер ньГГХI i О и HTQ!00;. I 7 бх10ки свертки пО мОДулю Дня. блок 18 сряв- 25 нения и = Ji»1!å.-,Г ЯПИ 19, Б ок :. 5 cop,ержит группу элеме;-1":0=. И И 2С,,""Гройство также coöер:,1си бло 1 .::пранле\ ния и и ip = i. ядр»l ные : 1. и"-1фОр маци онные 23 Вхо ;bi:-: нфоpt. я ционные Вы- П

Э ходы 2 . БЛOK I5 Tяк с:- содержит группы элем=-нтон И 20. .:О. ЕлоK, I управ-Л ЕНИЯ СHR Зан С Нs с.- Ш1НИМТ1 УСТР Ой т ВЯМИ (НЕ ПОКЯ.ЗаНЫ) УПРЯНЛЯЮЩИМИ ВХОДсями обращения 27,,запис.-.-. 27 к чтения 27

На фиг. 1,2. Позипиям11 28- I5 обоз:начень1 соединения ньйкодон блока 21 с уп р ri вл я10щи . 1Yi в х Ода ми с 0 0 т В е т с т н 4 юй1и х

6JIoK0В ус;Tp OAQT B= 1 „Выход эх сзм .Нтя ИЛИ

1 9 с оадинен входом —: 0 QJIOKH 2 !, Iа

Блок:. 1 1фиг. 2) управления с одер-жит триггер 47. элемент IIIJ 48„элементы И 49--53,. зх1еиенть1 : Е И 54--60.

ЭЛЕМЕНть: = I - -u ЗЯДЕРЖ1СИс

ВяпОминя13щее устройство с кopppK ° 45

Ц(ЯЕИ OIICII0 OK ля - -I P I °, ЦУЮЩИ1, QOOЯ

ЗОМ.

Елок 2 (фиг i) им»е" информацион-ную емкость, н 2 разя большую требуеМОИ ДЛЯ P Е1йЕНИЯ Заца 1:, H ХI ОГ ИЧ HC КИ сс разделеB ня дне ранние час ":.;,. я обря— щение к T ÎI< илк иной половине ня1сопк— теля определяется с остоячием тригге-. ра 3 и адресом, пр11И5!Tû ня регисти адреса. Пер:ключенк=- триггера»»

5% пр он сходи i t i! J с.:1 ня чям с блока 2 1 -1! ранления, И-.-;-".=с1 1:-.,—,;-;".. записываемая и

ХРаНЯЩаЯСЯ 1;О ОД -,Ос М=ННЬХМ аДРЕСам

Обеих поГ10нч.-:: няк;.:!Ibi яля,:Диняковян .

Режим записи, От процессора (не показан) адрес поступает на входы 22 устройства и принимается на регистр

1 адреса, а информация, подлежащая записи, поступает на входы 23 и принимается на нходной регистр 4, Далее сигнал "Выбор 08Y" поступает на вход

27, устройства, Сигналом с выхода элемента И 49 (фиг,2) триггер 47 уста на вливается н состояние "1", и потенциалом "О" с выхода триггера 47 блокируется обращение к блоку 2 на

Время выполнения устройством внутреннего цикла, Одновременно сигналом с выхода элемента И 49 триггер 3 устанавливается в "1" (условимся это означает, что обращение к первой полонине блока 2}, а. регистры 5-9 обну— ляются. По сигналу "Запись" на входе

7„происходит запись информации с входного регистра 4 и в блок 2 (в данный момент н первую половину блока). Сигнал с выхода элемента И 50, пройдя через элемент 61 задержки и элемент ИЛИ 55, переводит триггер 3 н нулевое состояние, обеспечивая обращение к второй половине блока 2, пo тому же адресу, хранящемуся в регистре 1. Сигнал с выхода элемента 61 задержки, пройдя элемент .62 задерж— ки и элемент ИЛИ 54, поступает на вход записи блока 2, обеспечивая запись той же информации с входного регистра 4 уже во вторую половину блока 2.

Сигналом с выхода 40 элемента ИЛИ 56

Обнуляется входной регистр 4, подготавливая его к приему информа1жи для записи прк следующем обращении к устройству. А сигнал с вьжода элемента

ИЛИ 58 устанавливает триггер 47 в сосT-0;.IHèB " 0", разрешая обращение к уст— ройству. На этом цикл записи заканчивается.

Режим чтения. От процессора адр ес обращения поступает на входы 22 и принимается на регистр 1 адреса, По сигналу "Выбор ОЗУ", поступающему на вход 27, так же, как и н начале цикла записи, устанавливаются в состояние

"1 " триггер 47, триггер 3 и обнуляются регистры 5-9. Сигнал "Чтение" гсступает на вход 27> и, пройдя чер ="H элемент И 5 1, поступает на входы элементов ИЛИ 56 57 и элемента 64 задержки. Сигнал с выхода элемента

ИЛИ 56 обнуляет входной регистр 4, подготавливая его к приему информаьик с инверсных выходов Broporo 6 и

4 на выходе элемента ИЛИ 19 появляется сигнал "1",. который поступает на вход

46 блока 21. Этот сигнал поступает на вход элемента И 53, на выходе элемента НЕ 48 устанавливается сигнал "0".

Сигнал с выхода элемента 69 задержки проходит через элемент И 53 и поступает на вход элемента 71 задержки, Сигнал с выхода элемента И 53 обнуляет регистр 5 и одновременно информация с инверсных выходов регистра 7 передается через элементы И 11 на входной регистр 4 (подготовленный в начале операции считывания) . Сигнал с выхода элемента 71 задержки проходит на выход элемента ИЛИ 59. По этому сигналу обратный код ранее считанного числа записывается во вторую половину блока ? по адресу, хранящемуся в регистре адреса 1 (так как триггер 3 остался в состоянии "0" после считывания из блока 2), Сигнал с выхода элемента 72 задержки устанавливает триггер 3 в состояние "1", подготовив обращение к первой половине блока 2. Этим же сигналом обнуляется входной регистр 4 и он готов к приему информации. Сигнал с выхода элемента 72 задержки, пройдя через элемент 73 задержки, поступает на вход элемента 74 задержки, происходит выдача информации с инверсных выходов регистра 6 через элементы И 10 на входной регистр 4. Сигнал с выхода элемента 74 задержки поступает на вход элемента 75 задержки и на вход элемента ИЛИ 59. По сигналу с выхода элемента ИЛИ 59 производится, запись обратного кода в первую половину бгока 2. По сигналу с выхода элемента

ИЛИ 60 осуществляется считывание об— ратного кода из первой половины блока 2 (триггер 3 в состоянии "1") и прием его в регистр 5. По сигналу с выхода элемента 76 задержки триггер 3 устанавливается в "0", подготавливая обращение к второй половине блока 2.

Осуществляется прием считанного обратного кода на регистр 8, причем информация принимается на счетные входы регистра 8, где она суммируется по модулю два с прямым кодом этого же числа, хранящегося на регистре 8. В гех разрядах, прямой и инверсный коды которых совпадают (что говорит об отказе данного разряда ячейки блока 12), при суммировании по модулю два на пря"мых выходах регистра 8 появляется

143792 третьего 7 регистров числа, если будут обнаружены ошибки считывания (см. ниже) . Считанная из первой половины блока 2 информация принимается на регистр 5. Сигнал с выхода элемента 64 задержки, пройдя элемент

ИЛИ 55, переводит триггер 3 в состояние "0", подготавливая обращение к второй половине блока 2. Происходит прием информации в регистры 6 и 8 с регистра 5. Сигнал с выхода элемента

65 задержки, пройдя элемент бб задержки, обнуляет регистр 5, подготавливая последний к приему информации 15 при считывании из второй половины блока 2, Сигнал с выхода элемента 66 задержки, поойдя элемент 67 задержки и элемент ИЛИ 57, обеспечивает считывание информации из второй полови- 2р

Hbl блока 2 по адресу, хранящемуся в регистре 1 адреса. Считанная информация принимается в регистр 5, Информа— ция с прямых выходов регистра 6 поступает на входы элементов И 12, 14 25 блока 16 и первые входы блока 18. Информация с прямых выходов регистра 7 поступает на входы элементов И 13, входы блока 17 и вторые входы блока

18, При этом блоком 14 контроля будут 3р обнаружены все кратные и некратные ошибки, кроме тех, которые возникают . в одноименных разрядах обеих половин блока 2. Если ошибок при считывании не обнаружено, то на входе 46 блока

21 будет сигнал "0", который поступает на вход элемента И 53, запрещая

его работу, и на вход элемента HE 48, на выходе которого появится "1". Сигнал с выхода элемента 69 задержки, 4р пройдя элемент И 52, разрешит выдачу информации с прямых выходов регистра

6 на выходы элементов И 25. Информация с выходов элементов И 25, пройдя через элементы ИЛИ 20, поступит на входы элементов И 26. Сигнал с выхода элемента 70 задержки разрешит выцачу информации с выходов элементов

26 на выходы 24 устройства. Одновременно сигнал с выхода элемента 70 задержки, пройдя элемент ИЛИ 58, ус/ 11 !1 тановит триггер .7 в состояние О и устройство готово к следующему обращению. На этом цикл чтения заканчивается если не обнаружено ошибок при

У 55 считывании.

Если же блоком 14 контроля обнаружены ошибки в информации, считанной из блока 2 (любой из его половин), то

37926

5 14

"0", я на остальных (работоспособных) разрядах — "1". Сигнал с выхода элемента 77 задержки обнуляет регистр 5 и, пройдя элемект 78 задержки, поступает на вход элемента 79 задержки и вход элемента ИХ% 60, и по этому сигнал j осуществляется счить1вяние о5раТ ного кода из второй половины блока 2 и прием его в регистр 5. Сигнал с вы- 1 хода элемента 79 задержки разрешает прием обратного кода в регистр 9, Информация -àê,æå пригп.-.маятся па счетный вход и складь1вается го модулю двя с

ПРЯМЫМ КОДОМ ЧИСЛЯ> ХОЯНЯЩНМСЯ В ПЕ гистре 9. В тех разрядах, прямой и инверсный коды которых совпадают (что говорит о неисправности данного разряда ячейки блока 2), при сумьяровяняи по модулю два на прямьгл выходах 2 регистра 9 пояйляюTcbI "0", а кя тальных (исправных) — "1". Информя— цяя с прямых выходов регистров 6 и 8 постугает::-;я входы элементов И 12, а с регистров 7,9 — ня входы элементов

И 13. На выходы элементов И 12,13 прОйдет информация только с испрявных разрядов регистров 6,.7, я неисправные разряды будут заблокированы сиг-налом "О" с выходов регистров 8,9.

Скорректированная информация, пройдя через элементы ИЛИ 20, поступает ня входы элементов И 26.. Сигнал с выхода ,элемента 80 задержки разрешает выдачу скорректированной информации на выходы 24 устройства ч одновременно, пройдя через элемент KiN 58, установит триггер 47 в "О", подготавливая устройство к следующему обращению.

На этом цикл чтения и коррекции информации заканчивается, мяти соединен с выходом триггера, выходы блока памяти соединены с входами выходного регистра, выходы с первого по четвертый блока управления подключены соответственно к входам записи и чтения блока памяти и входам установки в "1" и "0" триггера, выходы сброса входного и выходного регистров подключены соотвеTñòâåíllo к пятому и шестому выходам блока управления, входы запуска, разрешения чтения и

"-аписи блока управления являются соответственно входямя обращения, чтения и записи устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения надежности устройства, в него введ=-ны с первого по четвертый буферные регистры, с первой по четвертую группы элементов И и блок выцачи информации, выходы которого являются информационньпя1 выходамн устройства, причем выходы выхоцного регистра подключены к информационным входам буферкых регистров, инверсные выходы первого и второго буферньгл регистров соединены соответственно с первыми входами элементов И первой и второй групп, выходы которых подкпючены соответственно к входам второй и третьеи групп входного регистра, прямые выходы перного буферног о регистра годключены поразрядно к входам первой группы блока контроля, информационным входам первой группы блока выдачи информации и первым входам элементов И тре" ьей 1 РУппы BToPb10 вхОД61 KOToPbIx соединены с выходами третьего буферного регистра, прямые выходы второго буферного регистра подключены поразрядно к входам второй группы блока контроля и первым входам элементов И

Формула изобретения

Запоминающее устройство с коррек= цией Ошибок, содержащее блок памяти, регистр адреса, входной и вьгходной регистры, блок контроля, триггер и блок упрЯвления 1 ричем информЯЦИGH " ные входы блОк" пЯмяти и Одключ ены K выходам входного регистра ин111ормационные входы первой группы которого являются информационными входами устройства, адресные входы, кроме старmего, блока памяти соединены с выходами регистра адреса,„ входы которого являются ядресньпяг входами устройства, старший адресHbN вход блока bla четвертой группы, вторые входы и выходы которых подключены соответствен: —;o к выходам четвертого буферного регистра и информационным входам второй группы блока выдачи информации, вьгходы элементов И третьей группы соединены с информационными входами тр e T ь ей гр уппы бл о ка выдачи и нф ор мации, седьмой выход блока управления соединен с входами разрешения приема первого и третьего буферных регистров, восьмой выход блока управления подклюД

=::åí к входам разрешения приема второго и четвертого буферных регистров, девятый и десятый выходы блока управления соединекы соответственно с первым и вторьь:, paçpeøaþøèlì входами блока выдачи

Составитель В.Рудаков

Техред М. Ходанич

Корректор Л Пилипенко

Редактор М,Келемеш

Заказ 5900/52

Подписное

Тираж 590

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

7 1 >37 информации, одиннадцатый выход блока управления соединен с вторыми входами элементов И второй группы и входом сброса выходного регистра, двенадца5 тый и тринадцатый выходы блока управления подключены соответственно к входу записи блока памяти и вторым входам элементов И первой группы, четырнадцать1й вход блока управления соеди- 10 нен с входом установки в "1" триггера и входом сброса входного регистра, пятнадцатый и шестнадцатый входы блока управления соединены соответствен— но с входом чтения блока памяти и вхо-15 дом сброса выходного регистра, сем926 S надцатый выход блока управления подключен к входу установки в "0" триггера и входу разрешения приема третьего буферного регистра, восемнадцатый и девятнадцатый выходы блока управления соединены соответственно с входом разрешения приема четвертого буферного регистра и вторым разрешающим входом блока выдачи информации, входы сброса буферных регистров соединены с третьим выходом блока управления, выход блока контроля

Г подключ ен к входу задержки вЫдачи информации блока управле— ния.