Запоминающее устройство с автономным контролем

 

Изобретение относится к вычислительной технике и может быть использовано в системах обработки и передачи цифровых данных повышенной надеясности. Целью изобретенрш является расширение области применения устройства за счет возможности его реализации на элементах импульснопотенциальной и потенциальной логики с различным быстродействием. Устройство содержит накопитель, регистр адреса, регистр числа, блоки свертки кода адреса и кода числа, первый и второй блоки сравнения, триггеры с первого по четвертый, элементы И с первого ПС четвертый, первый и второй элементы ИЛИ, первый и второй элементы задержки. В устройстве осуществляется aвтoнo шый контроль правильности хранения данных г накопителе , правильности функционирования адресных цепей и цепей выборки путем хранения в накопителе кодов сверток числа и адреса, а также путем проверки считанного из накопителя числа на наличие хотя бы одной единицы. Цель изобретения достигается за счет введения в устройство управгяемой обратной связи, осуществляющей формирование сигнала опроса с длительностью , обеспечиватацей устойчивую работу устройства при реализации его на любой известной элементной базе. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЯ4АЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (51) 4 С 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Й АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4239842/24-24 (22) 17. 03. 87 (46) 23. 11. 88. Бюл. Р 43 (72) Л. О. Беспалов (53) 681. 327, 6 (088. 8) (56) Авторское свидетельство СССР

Р 972598, кл. G 11 С 29/00, 1981.

Авторское свидетельство СССР

11 1072102, кл. G 11 С 29/ОО, 1984.. (54) ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в системах обработки и передачи цифровых данных повышенной надежнос ти. Целью изобретения является расширение области применения устройства за счет возможности его реализации на элементах импульснопотенциальной и потенциальной логики с различным быстродействием. Устройство содержит накопитель, регистр

„„Я0„„1439685 ягреса, регистр числа, блоки свертки кода адреса и кода числа, первый и второй блоки сравнения, триггеры с первого по четвертый, элементы И с первого IIc четвертый, первый и второй элементы ИЛИ, первый и второй элементы задержки. В устройстве осуществляется автономный контроль правильности хранения данных г накопителе, правильности функционирования адресньгх цепей и цепеч выборки путем храпения в накопителе кодов сверток числа и адреса. я также путем проверки считанного из накопителя числа на наличие хотя бы одной единицы.

Цель изобретения достигается за счет введения в устройство управ яемой обратной связи, осуществляющей формирование сигнала опроса с длительностью, обеспечивающей устойчивую работу устройсгва при реализации его на любой известной элементной базе. 1 ил.

1439685

Изобретение относится к вычислительной технике и может быть использовано в системах обработки и передачи цифровых данных повышенной надежности, Цель изобретения — расширение области применения устройства за счет возможности его реализации на элементах импульсно-потенциальной и потенциальной логики с различным быстродействием.

На ч-ртеже представлена схема запоминающего устройства с автономным контролем.

4 1

1 J

Устройство содержит первый трнг— гер 1, первый элемент ИЛИ 2, первый элемент И 3, регистр 4 адреса, второй 5, третий 6 и четверый 7 триггеры, первый элемент 8 задержки, второй 9 и третий )О элементы И, второй элемент 11 задержки, второй элемент

ИЛИ 12, первый 13 и второй 14 блоки сравнения, дешифратор 15, накопитель

16, регистр 17 числа, четверый элемент И 18, блок 19 свертки кода адреса и блок 20 свертки кода числа.

Запоминающее устройство работает следующим образом.

На второй вход элемента ИЛИ 2 подается сигнал, который, пройдя элемент ИЛИ 2, устанавливает триггер

1 в исходное состояние (или состояние исправности устройства). Затем на вход элемента И 18 подается сиг"

35 пал опроса, а на входы регистра 4 адреса — код адреса, который свертывается при помощи блока 19 свертки кода адреса. Результаты свертки подаются на первый вход блока 13 сравнения. Сигнал опроса, пройдя через элемент И 18, производит установку триггеров 5-7 в единичное состояние (соотве.. ствукщее неисправности) и поступает на вход дешифратора 15 и

45 на вход элемента 11 задержки. Этот сигнал, задержанный элементом ll задержки на время, необходимое для устойчивого считывания информации из накопителя 16 при выполнении накопителя 16. дешифратора 15 и регистра

4 адреса на лгобой существующей элементной базе, производит установку триггера 1 в инверсное ссэстояние (или состояние неисправности устройства).

При этом цепь опроса устройства (эле- 5 мент И 18, управляемый единичным выходом триггера 1} для приема следугощего сигнала блокирована.

При наличии на втором входе дешиф— ратора 15 сигнала опроса, длительность которого определена при помощи блока 11, на одном из выходов

1 дешифратора 15 появляется сигнал, производящий выборку информации из соответствующей ячейки памятг накопителя 16. С выходов накопителя 16 считанная информация поступает на входы регистра 17 числа и на входы элемента ИЛИ 12. Числовой код, зафиксированный в регистре 17, свертывается при помощи блока 20 свертки кода числа и поступает на первый вход блока 14 сравнения. На второй вход этого блока подается значение контрольного признака четности числовой информации, который также считывается из накогителя 16 и запоминается в регистре 17. Значение второго (адресного) коггтрольггого признака подается на второй вход блока 13 сравнения.

Информация, считанная из выбранной ячейки памяти накопителя 16, пройдя элемент ИЛИ 12, поступает на второй вход триггера 5, в результате чего последний меняет свое состояние. Это новое состояние триггера 5 соответ— ствует состояниго исправности (при этом, предполагается, что из выбранной ячейки памяти накопителя 16 будет считана хотя бы одна единица}.

Этот случай соответствует исправности цепей опроса дешифратора и накопителя. Результаты контроля правильности считанной инфор:.гации и выбранного адреса с выходов блоков 13 и 14 сравнения поступают соответственно на вторые входы элементов И 9 и 10.

Ца первые входы этих элементов поступает сигнал с выхода элемента ll задержки ° Б случае правильности проверок четности элементами 9 и 10 выдается сигнал, поступающий на второй вход триггеров 6 и 7 соответственно.

В резуль ате триггеры 6 и 7 изменяют свое состояние. Измененное состояние триггеров 5-7 фиксируется на втором, третьем и четвертом входах первого элемента И 3. Опрос элемента

И 3 производится сигналом, выбранным элементом 11 и задержанным на элементе 8 зацержки. С выхода элемента И

3 считьпэается сиги ал, который, пройдя элемент ИЛИ ?, изменяет состояние триггера 1, в результате чего устрой1439685 ством автоматически Формируется обобщенное состояние своей исправности.

В случае неисправности какого-либо блока устройства хотя бы один иэ триггеров 5-7 не изменяет состояние, соответствующее неисправности. Совпадение сигналов исправности на блоке И 3 не происходит. В результате сигнал опроса, необходимый для сбрасывания триггера 1, блоком 3 не вырабатывается.

Состояние сигнального выхода триггера 1 подтвержает неготовность (неисправность) устройства, а цепь его опроса остается блокированной.

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее регистр адреса, входы которого являются адресными входами устройства, а выходы соединены с входами блока свертки кода адреса и с информационными входами дешифратора, выходы которого подключены к адресным входам накопителя., выходы которого соединены с входами вто ого элемента ИЛИ и с входами регистра числа, выходы конт; рольных разрядов адреса и числа которого подключены соответственно к вторым входам первого и второго блоков сравнения и являются одноименными выходами устройстза, первые aõoäû первого и второго блоков сравнения соединены соответственно е выходом блока свертки кода адреса и с выходом блока свертки кода числа, входы которого подключены к выходам информационных разрядов регистра числа ! и являются одноименными выходами устройства, выходы первого и второго блоков сравнения соединены соответ" ственно с вторыми входами второго и

5 третьего элементов И, первые входы которых подключены к входу первого элемента задержки и к выходу второго элемента задержки, вход которого соединен с синхровходом дешифратора выходом четвертого элемента И и с

- первыми установочными входами второго, третьего и четвертого триггеров, выходы которых подключены соответственно к второму, третьему и четвертому входам первого элемента И, первый вход которого соединен с выходом первого элемента задержки, а выход подключен к первому входу пер20 вого эле ента ИЛИ второй вход которого является входом установки уст-, ройства, а выход соединен с первым установочным входом первого триггера, выход которого является выходом

25 готовности устройства и подключен к первому входу четвертого элемента

И, второй вход которого является входом обрашения устройства, вторые установочные входы второгс, третьего и четвертого триггеров подключены соответственно к выходам второго элемента ИЛИ, первого и гторого элемен.тов И, о т л и ч а ю щ е е с я тем, что, с целью расширения области при.менения устройства за счет вазможности его реализации на элементах импульсно-потенциальной и потенциальной логики с различным быстродействием, вьход второго элемента за40 держки подключен к второму установочному входу первого триггера.

)439685

Составитель О.Исаев

Редактор И.Дербак Техред M.Ходанич Корректор С.Шекмар

Заказ 60S5/53

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открь1тий

113035, Иосква, Ж-35, Раушская нао., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4