Устройство для деления последовательных чисел

 

Изобретение относится к вычислительной технике и может быть использовано при построении последовательных цифровых вычислительных машин . Целью изобретения является сокращение аппаратурных затрат. Эта цель достигается тем, что в устройство , содержащее регистры 1,7,11,13 и 26, элементы И-ШШ 2,8,15 и 20, сумматоры 4 и 24, блок 14 памяти, элемент ИСКПЮЧА100(ЕЕ ИЛИ 16, элементы 17 и 25 задержки, мультиплексор 18, элемент 21 запрета, элемент ИЛИ 22, триггеры 23 и 30, введен элемент И 29 с соответствующими связями. 1 Ш1.

СОЮЗ СОВЕТСКИХ .

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК. (5в 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4295099 /24-? 4 (22) 11.08.87 (46) 28.02.89. Бюп. Р 8 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В.Е. Золотовский, Р.В. Коробков и В.Ф. Гузик (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N - 907544, кл. G 06 Г 7/52, 1980.

Авторское свидетельство СССР

Ф 1287149, кл. С 06 Р 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ПОСЛЕДОВАТЕЛЬНЫХ ЧИСЕЛ (57) Изобретение относится к вычисИзобретение относится к вычисли. тельной технике и может быть использовано при разработке цифровых вычислительных машин последовательного действия.

Целью изобретения является сокращение аппаратурных з атрат, На чертеже представлена схема предлагаемого устройства для деления последовательных .чисел.

Устройство содержит первый регистр 1, первый "-чемент И-ИЛИ 2, первый тактовый вхо," 3 устройства, первый сумматор 4, информационный вход

5 устройства, первый установочньй вход 6 устройства, второй регистр 7, второй элемент И.-HHH 8, второй установочный вход 9 устройства, второй тактовый вход 10 устройства, третий регистр 11, третий тактовый вход 12 устройства, четвертый регистр 13, „„SU„„ f462298 А ) лительной технике и может быть использовано при построении последовательных цифровых вычислительных машин. Целью изобретения является сокP ращение аппаратурных затрат. Эта цель достигается тем, что в устройство, содержащее регистры 1,7,11,13 и 26, элементы И-ИЛИ 2,8,15 и 20, сумматоры 4 и 24, блок 14 памяти, элемент ИСКЦЮЧАЛЦЕЕ ИЛИ 16, элементы

17 и 25 задержки, мультиплексор 18, элемент 21 запрета, элемент ИЛИ 22, триггеры 23 и 30, введен элемент

И 29 с соответствующими связями.

1 ил.

2 блок 14 памяти, третий элемент И-ИЛИ

15, элемент ИСКПЮЧАЮЩЕЕ HJIH 1б, первый элемент 17 задержки, мультиплек.сор 18, четвертый тактовый вход 19 устройства, четвертый элемент И-ИЛИ

20, элемент 21 запрета, элемент ИЛИ

22, первый триггер 23, второй сумматор 24, второй элемент 25 задержки, пятый регистр 26, пятый тактовый вход 27 устройства, шестой тактовый вход 28 устройства, элемент И 29, второй триггер 30, седьмой тактовый вход 31 устройства, выходы 32 и 33 соответственно частного и знака частного устройства.

Временная диаграмма работы предлагаемого устройства аналогична временной диаграмме работы известного устройства.

Цикл работы устройства включает

n + 5 тактов, где n — число дробных

Э

146229 разрядов операндов. Из них и тактов предназначены для обработки дробных разрядов операндов, три такта - для обработки целых разрядов операндов

5 (очередной остаток после сдвига на

2 разряда в сторону старших разрядов может иметь 3 целых разряда), .один такт для представления знака и один служебный такт, Обозначим распределенные импульсы, формируемые в первом, втором,..., .n-ом тактах, сим : волами Тl, Т2,...,Тп. Распределенные импульсы, формируемые в тактах, предназначенных для обработки целых раз- 15 рядов, обозначим Тцl (младший целый разряд), Т2, ТцЗ. Импульсы, формируемые в знаковом и служебном тактах, обозначим соответственно ТЗ, Тсл.

Регистр 1, предназначенный для хране- 2р ния делимого (Х) и очередного остатка (О,), содержит n 7 разрядов, т.е, он на 2 разряда длиннее цикла, поэтому в каждом цикле в нем будет производиться сдвиг операнда на 2 25 разряда в сторону старших разрядов.

Выход регистра 1 соединен с вторым вторым входом второй группы элемента

И-ИЛИ 2, на первый вход второй группы элемента И-ИПИ 2 поступает сиг- щ нал .Cl с входа 3 устройства. Указанный элемент предназначен для гашения разрядов, выходящих за пределы разрядной сетки при сдвиге. В тактах

ТЗу ° ° е уТп, Тцl, Тц2, ТцЗ ТЗ сигнал

Cl=I и в тактах Тсл, Тl, Т2 сигнал

C1=0. Цепь рециркуляции регистра 1 замыкается через сумматор 4. Для записи делимого в регистр 1 необходимо иметь С1=0. На вход 5 подается де- 40 лимое Х, на вход 6 — сигнал управления записи С2. Делимое Х проходит через элемент И-ИЛИ 2, одноразрядный комбинационный сумматор 4 и записыВается В регистр 1, ПО 3 аВерше 45 нии записи С2=0 и с помощью сигнала

Сl замыкается цепь рециркуляции.

Аналогичным образом осуществляется запись делителя У в регистр 7. Управление записью с рециркуляцией делителя осуществляется с помощью элемента И-ИЛИ 8, управляемого сигнала CÇ и С4, поступающими на входы 9 и 10. Регистр 7 содержит n + 5 разрядов, т.е. делитель хранится в регистре 7 в динамике без сдвигов. Единичные выходы второго и третьего,..., седьмого триггеров регистра 1« (считая слева) соединены со входами

4 шестиразрядного регистра 11, который может быть построен на I -триггерах.

Вход управления записью соединен с входом устройства 12, на который поступает импульс Tñë.,Î÷åâèäío, что при поступлении импульса Тсл шесть старших разрядов Х или 0; из регистра 1 перепишутся в регистр 11. Единичные выходы седьмого, восьмого и девятого триггеров регистра 7 соединены с входами регистра 13 также выполненного на D-триггерах и управляемого импульсом Тсл. Поэтому в регистр 13 записываются второй, тре-, тий и четвертый разряды (считая от запятой) делителя У, Выходы регистров 11 и 13 соединены с адресными входами блока 14 памяти, реализованного на ГБУ, Прошивка ПЗУ произведена в соответствии с данными таблицы.

В таблице выходы регистра 11 обозначены Х3; ХцЗ, Хц2, Хц l; Xn Х „,, а

Выходы регистра ) 3 — У „,,; Y е

Выходы Иl и И2 управляют элементом И-ИЛИ 15 по первым входам первой и второй групп. Второй вход элемента И-ИЛИ 15 соединен с единичным выходом первого (считая слева) триггера регистра 7, т. е. на него поступает удвоенное значение делителя

27. Второй вход второй группы элемента И-ИЛИ 15 соединен с единичным выходом второго триггера регистра 7, т.е. на него поступает учетверенное значение делителя 4У. Перенос, формируемый в сумматоре 4, задерживается в элементе 17 задержки на один такт, Мультиплексор 18 служит для гашения переноса из старшего разряда и коррекции инверсии числа в его дополненение (при ИЗ 1), он управляется сигналом T I, поступашщим на ВХОД 19 устройства, Элементы И-ИЛИ 20, элемент

21 запрета, элемент ИЛИ 22, триггер

23, одноразрядный комбинационный сумматор 24, элемент 25 задержки и регистр 26 представляет собой обычный счетчик типа ПДА. Регистр 26, предназначенный для накопления частного содержит n + 7 разрядов, поэтому в каждом цикле его содержимое сдвигается .на 2 разряда в сторону старших . разрядов. Как видно из схемы счетчик типа ЦДА.реверсивный. Элемент

И-ИПИ 20 управляется сигналами Т2 и ТЗ,поступающими, с входов 27 и 28

40

5 устройства, поэтому содержимое счетчика может меняться на единицу второго или третьего разряда с знаком (+) плюс или (-) минус. Эле5 мент И 29 и счетный триггер 30 служат для формирования знака частного.

Операнды Х, Y представлены в прямом коде. В тактах Тl, Т2,...,Tn передаются значащие разряды, поступающие в регистр 1 или 7. В такте Тцl передаются их знаковые разряды, При подаче числа У на вход 5 в такте Т! на вход 31 подается сигнал С5 и в триггер 30 записывается знак Y. При подаче числа Х на вход 5 по сигналу на входе 31 в счетный триггер 30 поступает знак Х и складывается по модулю два с знаком У, т. е. формируется знак частного.

Устройство работает следующим образом.

Перед началом деления в регистр в первом цикле записываются значащие разряды прямого кода, нормализован- 25 ного делителя Y. Одновременно в триггер 30 записывается его знак. По завершении записи в служебном такте второй, третий и четвертый старшие разряды Y переписываются в регистр

13. В следукщем цикле в регистр записываются значащие разряды прямого кода делимого Х. Одновременно его знак поступает в триггер 30. В служебном такте старшие разряди делимо го записываются в регистр 11. В

35 третьем цикле начинается соб ств енно деление, На первый вход сумматора 4 поступает учетверенное делимое 4х.

Блок 14 расшифровывает старшие разряды делимого и делителя, формирует сигналы Иl, И2 и ИЗ.Элемент И-ИЛИ

l 5, управляемый сигналами Иl и

И2 выбирает требуемое кратное делйтеля: О, 27, 4У. В элементе 16 выбран45 ному кратному присваивается требуемый знак. Если ИЗ=О, кратное делителю поступает на второй вход сумматора 4 не меняясь. Если HÇ 1, на второй вход сумматора 4 поступает инверсия кратного, на вход переноса сум50 матора 4 через мультиплексор 18 посту" пает дополнительная единица, т. е. кратному делителя присваивается знак минус. В сумматоре 4 формируется первый остаток. Одновременно в счетчике типа ЦДА формируется старший разряд частного. Если И1=И2 0, содержимое счетчика не меняется, Если

298

H1 l, И2=0 и ИЗ=I, импульс Т2 проходит через элемент И-ИЛИ 20 и содержимое регистра 26 увеличивается на единицу второго разряда (+2) . Эле мент 2I запрета заперт и триггер 23 остается в нуле. Если ИI=О, И2=1 и ИЗ=I аналогично содержимое регистра 26 увеличивается на единицу третьего разряда (+4). Если Иl=l, И2=0 и HÇ 0, то импульс Т? проходит через элемент И-ИЛИ 20 и поступает во второй разряд регистра 26 ° Одновременно, пройдя через открытый элемент 21 запрета, он перебросит в "1" триггер 23. Следовательно, единицы поступят во все значащие разряды регистра 26, начиная с второго. Содержимое регистра 26 изменится на единицу второго разряда с знаком минус (-2). Аналогично при Hl=0 И2=1 и

ИЗ=О содержимое счетчика типа ЦДА изменится на величину (-4), Аналогичным образом выполняются все n/2 циклов„ При выполнении последнего цикла с выходов 32 и 33 считывается результ ат.

Формула из обр етения

Устройство для деления последовательных чисел, содержащее пять регистров., четыре элемента И-HJIH, два сумматора, блок памяти, два элемента з адержки, мультиплексор, элемент s апрета, элемент ИЛИ, элемент ИСКПИЧАЛЦЕЕ ИЛИ и два триггера, причем информационный вход устройства соединен с первыми входами первых групп первого и второго элементов И-ИЛИ, вторые входы первых групп которых соединены соответственно с первым и вторым установочными входами устройства, первый и второй тактовые входы которого соединены соответственно с первыми входами вторых групп первого и второго элементов И-ИЛИ, выход первого регистра соединен с вторым входом второй группы первого элемента И-ИЛИ, выход которого соединен с входом первого слагаемого первого сумматора, выходы суммы и переноса которого соединены соответственно с входом первого регистра и с входом первого элемента задержки, выход которого соединен с первым информационным входом мультиплексора, выход которого соединен с входом переноса первого сумматора, вход второ1462298

Выходы х„, )т„, /у,,Jy

Иl И2 ИЗ хi Iж

ХЗ ХцЭ Xg2

0 0 l

О 0 1

0 0 О

0 О О

0 О О

1 1

1 l 1

О О 0

0 О О

О 1 О О О О О 1 1

0 1 1 0 О О О 1 I

О 1 О 0 0 О 1 О

О О 1 О О О О 0 О

0 О 0 О О О О О О

0 О

О 1 О

О 1 О О О О I О О

1 О 0 1

1 О О О 1 l О 1 го слагаемого которого соединен с выходом элемента ИСКЛЮЧАКЩЕЕ ИЛИ, первый вход которого соединен с выходом третьего элемента И-KIN первые входы первой и второй групп которого соединены соответственно с первым и вторым выходами блока памяти, выход .:второго регистра соединен с вторым

:входом второй группы второго элемента И-ИЛИ.- выход которого соединен с

: входом второго регистра, выходы пер вого и второго разрядов которого со"единены с вторыми входами соответ, ственно первой и второй групп третье:го элемента И-ИЛИ, выход третьего

:регистра соединен с первым адресным входом блока памяти, первый и второй

:выходы которого соединены с первыми

:;входами соответственно первой и вто:,рой групп четвертого элемента И-ИЛИ, (:выход которого соединен с первым вхо:дом элемента ИЛИ и с инйорйационным

;входом элемента запрета, выход кото ;рого соединен с входом установки в единицу первого триггера, выход ко" торого соединен с вторым входом элемента ИЛИ, выходы пятого регистра и

Г элемента ИЛИ соединены соответственно с входами первого и второго слагаемых второго сумматора, выходы суммы и переноса которого соединены соответственно с входом пятого регистра и с входом второго элемента задержки, выход которого соединен с входом переноса второго сумматора, Адресные входы

Т Л выход суммы которого является выходом частного устройства, третий тактовый вход которого соединен с входами разре5 шения записи третьего и четвертого регистров и с входом установки в нуль первого триггера, четвертый, пятый и шестой тактовые входы устройства соединены соответственно с управляющим входом мультиплексора, с вторыми входами первой и второй групп четвертого элемента И-KM выходы разрядов с второго по седьмой первого регистра соединены соответственно с входами разрядов третьего регистра, выходы седьмого, восьмого и девятого разрядов второго регистра соединены соответственно с входами разрядов четвертого регистра, о т л ич а ю щ е е с я тем, что, с целью сокращения аппаратурных з атрат, оно содержит элемент И, причем третий выход блока памяти соединен с вторым входом элемента RCICXЧАЮЩЕЕ ИЛИ, с

25 вторым ин@ормационным входом мультиплексора и с управляющим входом элемента запрета, выход четвертого регистра соединен с вторым адресным входом блока памяти, информационный и седьмой тактовый входы у стройства соединены соответственно с первым и вторым входами элемента И, выход которого соединен со счетным входом второго триггера, выход которого является выходом знака частного уст35 ройства.!

1462298

Продолжение таблицы

Адресные входы

ХЗ ХЦЗ Хц2 Х13,! Х Х» "п-< "в-й л з

Hl И2 ИЗ

1 1 1 1

0 О 1

О 1 О 1 1

О 1 0 1 1

1 О 1

1 О 1

О 1 1 О О

О 1

О 1

О 1

1 1 О 1 1

1 1 1

О 1 О О

1 О 1 0

1 . О 1 1

О О 0 0

1 1

О О

О 0

О О

1 1

1 1

О О

0 О

О 1

О О О 0 1 1 О 0

1 О О О 1 0 О О

1 1 . 1 О 1 О 1 1

О О 1 1 0 1 . 1 О О

1 О 1 О 1 1 О 1

0 1 1 О 1 1 О . 1

О О 1 1 1 О 1 1

1 1 1 1 О 1 О

О 0 1 1 1 О 1 0

О О 1 1 1 О О О

1462298

Составитель А. Клюев

Техред А. Кравчук

Редактор 10.Середа

Корректор А. Обручар юе

3 акая 7 l 3/47 Тираж б67 Подписное

ВНИИПИ Государственного комитета по иэобретенияи и открытиям при ГКНТ СССР

133035, Иосква„ Ж-35, Раушская наб., д. 4/5

Проивводственио-издательский комбинат "Патент, г. Ужгород„ ул. Гагарина,101