Запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных устройств с разным быстродействием . Цель изобретения - расширение области применения устройства за счет возможности,.последовательного чтения и записи информации. Поставленная цель достигается тем, что устройство содержит блок 7 фррмирования адресов, два рчетных триггера 12, 13, второй элемент И-НЕ 17 с соответствующими связями. Блок 7 формирования адресов последовательно перебирает адреса всех элементов памяти блока 1 памяти по сигналам, выдаваемым счетными триггерами 12, 13. 4 ил,jfju ч О5 01

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1465911

А1 цд 4 6 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMV СВИДЕТЕЛЬСТВУ

Ю :0ЮЮМ т"=

Фис. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4176031/24-24 (22) 04.01 ° 87 (46) 15.03.89. Бюл. М 10 (71) Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) (72) В.И.Варшавский, Н.М.Кравченко, В,Б.Мараховский и Б.С.Цирлин. (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

У 748508, кл. G 11 С 11/40, 1978.

Авторское свидетельство СССР

У 1411823, кл. С 11 С 11/40, 1986. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычис- лительной технике и может б пользовано для сопряжения вычислительных устройств с разным быстродействием, Цель изобретения — расширение области применения устройства за счет возможности. последовательного чтения и записи информации. Поставленная цель достигается тем, что устройство содержит блок 7 фррмирования адресов, два счетных триггера

12, 13, второй элемент И-НЕ 17 с соответствующими связями. Блок 7 фор" мирования адресов последовательно перебирает адреса всех элементов памяти блока 1 памяти по сигналам, выдаваемым счетными триггерами 12, 13.

14659

Изобретение относится к вычислительной технике .и может быть использовано для сопряжения вычислительных устройств с разным быстродействием, Цель изобретения — расширение аб- 5 ласти применения устройства за счет обеспечения возможности последовательного чтения и записи информации.

На фиг. представлена структурная схема запоминающего устройства; на ! фиг.2 - схема блока памяти на.фиг 3j ° схема блока формирования адреса; на фиг.4 — пример реализации элемента памяти.

Запоминающее устройство содержит блок 1 памяти с адресными входами записи и чтения 2„,3, информационными выходами записи и чтения 4, 5, инфармациончыми входами 6, блок 7 формирования адреса с входами управления чтением 8, 9 и записью l0 11, первый 12 и второй 13 счетные триггеры, инверторы 14, 15 блока записи, 1 первый 16 и второй 17 элементы И-НЕ

25, элемент И 18, триггер 19 индикации окончания записи, состоящий из эле мента И-ИЛИ-НЕ и инвертора,МДП-тран,зисторы 20-22 блока записи, нагрузач( ные элементы 23, 24 блока записи, ( вход 25 разрешения чтения, вход 26 разрешения записи, вход 27 начальной установки, информационный вход 28, 1 выход 29 индикации окончания чтения, 1 выход 30 индикации окончания записи.

Блок 1 памяти (фиг.2) содержит 35 элементы 31 памяти, МДП-транзисторы

32-35 элементов выборки записи и чте ния, нагрузочные элементы 36-39, МДП-транзисторы 40, 41 элементов за-! писи. 40

Блок: 7 формирования адреса (фиг.3) состоит из элементов 31 памяти, первых 42 и вторых 43 элементов И, МДПтранзисторов 44-47, МДП-транзисторов

48-50. 45

Элементы 31 памяти (фиг.4) состоят из МДП-транзисторов 51, 52 и элементов 53, 54 нагрузки.

Запоминающее устройство функционирует следующим образом. 50

Перед началом работы на вход 27 начальной установки подается высокий потенциал, в результате чего триггеры 12 и 13 и все элементы 31 памяти сбрасываются в нулевое состояние, при этом на прямых входах-вьгходах элементов 31 памяти, устанавливаются высокие, а на их инверсных входахвыходах низкие потенциалы, В ис

11 2 ходном состоянии на всех входах 2527 имеются; низкие потенциалы, при

1этом на всех выходах триггеров 12 и 13 — низкие потенциалы, вследствие чего на адресных шинах 2 чтения и 3 записи также низкие потенциалы, на разрядных шинах 4 5 — высокие потенциалы, на выходах элементов 14-18— низкие потенциалы, а значит, низкие потенциалы будут исхрдно и на выхо.дах 29, 30. Описанное исходное сос1 таяние соответствует пустому (очищенному от информации) запоминающему устройству.

Работа устройства начинается с записи информации в первый элемент

31.1 блока 1. Для этого информация выставляется на вход 28, а на вход

26 подается высокий потенциал, в результате чего переключается триггер 13 и на его первом выходе, т.е.

/ на входе 10 блока 7 появляется высокий потенциал. Этот потенциал открывает МДП-транзистор 44.п и низкий потенциал через цепь открытых МДПтранзисторов 49, 44.п и 46.п попадает на прямой вход-выход элемента

31.1 блока ? и переключает его в единичное состояние. При этом на инверсном входе-выходе элемента 31.1 блока 7 устанавливается высокий потенциал, который открывает МДП-. транзистор 50, и на прямой вход-выход элемента 31. (n+1) блока 7 через этот открытый МДП-транзистор поступает низкий потенциал, который переключает

его в единичное состояние. При этом на инверсном входе-выходе элемента

31.(п+1) блока 7 устанавливается высокий потенциал, который открывает

МДП-транзистор 48, включая тем самым элемент 31.п блока 7 в общую цепь элементов 31 блока 7. Кроме того, этот потенциал поступает на четвертый вход элемента 42.1, в результате чего на адресной, шине 2.1 записи появляется высокий потенциал. Этот потенциал открывает МДП-транзисторы 32.1 и 34. 1, и низкий потенциал с одного из входов-выходов элемента 31.1 поступает на одну из разрядных шин 4 записи. В результате переключается элемент 16 и высокий потенциал с его выхода, пройдя через элемент 18, открывает МДП-транзисторы 20 и 21, после чего переключается один иэ инверторов 14 или 15 и на одном из информационных входов 6 появляется высокий потенциал, который открывает один

1465911 из ИДП-транзисторов 41 или 40. Если информация, записываемая в элемент

31.1 блока 1 совпадает с хранившейся в нем до этого, то процесс записи заканчивается, в противном случае происходит переключение элемента 31. 1 е блока 1, при котором сначала низкий потенциал появляется на обеих разрядных шинах 4 записи, а потом остается 10 только на одной из них, В любом случае признаком окончания записи информации в элемент памяти является совпадение высоких потенциалов на входе 6.1 и шине 4.0 записи или входе 6.0 и шине 4.1 записи. После этого происходит переключение триггера

19, в результате которого на выходе.

30 появляется высокий потенциал, что является признаком окончания переходных процессов в этой фазе записи.

После этого на входе 26 снова вос;станавливается низкий потенциал, в результате чего на выходах триггера

13 и элемента 18 появляются низкие 2б потенциалы. Низкий потенциал на выходе элемента 18 закрывает МДП-транзисторы 20 и 21 и на входах обоих инверторов 14 и 15 появляются высокие, а на их выходах — низкие потен" . циалы, которые, в свою очередь, закрывают входные ИДП-транзисторы 40 и 41. Низкий потенциал — на первом выходе триггера 13, т.е. на входе

10 блока 7, в который при этом закрывается МДП-транзистор 44.п, на выходе элемента 42.1 также появляется низкий потенциал. Теперь на всех адресных шинах 2 имеются низкие потенциалы и все ИДП-транзисторы 32 и 4О

34 закрываются, а на разрядных шинах

4 появляются высокие потенциалы, на выходе элемента 16 — низкий потенциал, в результате чего происходит переключение триггера 19, которое вызывает 45 появление низкого потенциала на выходе 30, что является признаком окончания переходных процессов в этой фазе записи.

Запоминающее устройство оказывает" 5О ся в состоянии, аналогичном исходному, с той лишь разницей, что в его первом элементе 31.1 памяти блока 1 записана информация, а триггер 13 находится теперь в единичном состоянии, как и элемент 31. 1 блока 7.

Следующая подача высокого потенциала на вход 26 управления записью вызывает появление высокого потенциала на втором выходе триггера 13, т.е. высокий потенциал появляется теперь на входе 11 блока 7, где он открывает ИДП-транзистор 44.1, и низкий потенциал с прямого входа-выхода элемента 31.1 блока 7 через открытые ИДП-транзисторы 44.1 и 46.1 поступает на прямой вход-выход элемента 31.2 блока 7, что вызывает переключение последнего в единичное состояние, и на его инверсном входевыходе устанавливается высокий потенциал, который вызывает появление такого же потенциала на выходе 42.2, т ° е, на адресной шине 2.2 записи.

Далее происходит непосредственная запись информации во второй элемент

31.2 памяти блока 1, и процесс завершается появлением высокого потенциала.на выходе 30.

После этого на входе 26 вновь восстанавливается низкий потенциал и устройство возвращается в состояние, аналогичное исходному, однако теперь информация записана уже в первом 31.1 и втором 31.2 элементах памяти блока 1, соответственно, в

;единичном состоянии будут элементы 31.1 и 31.2 блока 7, а триггер 13— в нулевом состоянии. Признаком завершения процесса возврата устройства в это состояние является появление низкого потенциала на выходе 30.

Для чтения информации на вход 25 подается высокий потенциал, в резуль" тате чего переключается триггер 12 и на его первом выходе, т.е ° на входе 8 блока 7 появляется высокий потенциал. Этот потенциал открывает

МДП-транзистор 45.п и низкий потенциал с инверсного входа-выхода элемента 31.п блока 7 через открытые

МДП-транзисторы 45.п и 47.п прступает на инверсный вход-выход элемента 31. 1 блока 7, что вызывает его переключение в нулевое состояние, на его прямом входе-выходе устанавливается высокий потенциал, который вызывает появление высокого потенциала на выходе элемента 43.1, т.е. на адресной шине 3.1.

Условием описанного переключения элемента 31.1 блока 7 является единичное состояние элемента 31.2 блока

7, высокий потенциал с инверсного входа-выхода которого открывает ИДПтранзистор 47.п, т.е. необходимо, чтобы информация предварительно была

1465911 записана не только в элемент 31.1 блока 1, но и в элемент 31.2 памяти блока 1.

Высокий потенциал на адресной ши не 3.1 открывает МДП-транзисторы

33.1 и 35.1, и низкий потенциал с одного из входов-выходов элемента

31.1 памяти блока 1 поступает на соответствующую разрядную шину 5. 0 или 5. 1, ° 10 в результате чего на выходе элемента

17, т.е. на выходе 29, появляется высокий потенциал, что является приз- наком окончания переходных процессов в этой фазе чтения. 15

После этого на входе 25 восстанавливается.низкий потенциал, в результате чего на выходах триггера 12 также появляются низкие потенциалы, которые, поступив,на входы 3 и 9 управ- 20 ления блока 7, приводят к появлению таких же потенциалов на выходах всех элементов 43, т.е. на адресных шинах (3 чтения, из-за чего закрываются все

lNPII-транзисторы 33 и 35 и на обеих

;разрядных шинах 5 восстанавливаются высокие потенциалы., что вызывает по явление низкого потенциала на выходе лемента 17, т.е. на выходе 29. Пос беднее является признаком окончания 30 ереходных процессов в этой фазе чте ния.

Теперь запоминающее устройство казывается в состоянии, аналогичном сходному, причем его первый элемент

31,1 -блока 1 очищен (соответственно, первый элемент 31.1 блока 7 находится

b нулевом состоянии), а триггер 12 находится в единичном состоянии.

Следующая подача высокого потенци- 40 а на вход 25. вызывает появление высокого потенциала на втором выходе триггера 12, т.е. на.входе 9 управления блока 7, где открывается МДПтгранзистор 45.1> и, если элемент 4g

31.1 блока 7 находится в единичном состоянии и открыт МДП-транзистор

А7, 1, то потенциал с инверсного вхо.да-выхода элемента 31.1 блока ? попадает на инверсный вход-выход эле мента 31.2 блока 7 и переводит его в нулевое состояние, что вызывает, как и в предыдущем случае, чтение информации из соответствующего элемента 31.2 памяти блока 1, которое завершается появлением высокого потенциала на выходе 29, После этого на входе 25 снова восстанавливается низкий потенциал и устройство переходит в состояние, аналогичное исходному, что завершается появлением низкого нотенциала на выходе 29.

Формула изобретения

Запоминающее устройство, содержащее блок памяти, состоящий из и элементов памяти, где и — информационная емкость устройства, и пар элементов выборки записи на МДП-транзисторах, двух элементов записи на МДП-транзисторах и двух нагрузочных элементов, первые выводы которых подключены к шине питания устройства, а вторыек прямой и инверсной разрядным шинам записи блока памяти соответственно, которые подключены к токам МДП-транзисторов первого и второго элементов записи соответственно, истоки которых подключены к шине нулевого потенциала устройства, истоки МДП-транзисторов элементов выборки записи каждой пары подключены к прямой и инверсной разрядным шинам записи блока памяти соответственно, а стоки соединены соответственно с прямым и инверсным входом-выходом соответствующих элементов памяти блока памяти, затворы

МДП-транзисторов элементов выборки записи каждой пары объединены, первый элемент И-НЕ, входы которого подключены к прямой и инверсной разрядным шинам записи блока памяти, элемент И-ИЛИ-НЕ, инвертор, выход которого является выходом признака окончания записи устройства, а вход соединен с выхрдом элемента И-ИЛИ-НЕ, первый и второй входы первой группы которого соединены соответственно с выходами инвертора и первого элемента И-НЕ, первый и второй входы второй,группы соединены соответственно с прямой разрядной шиной записи блока ! памяти и затвором МДП-транзистора второго элемента записи блока -памяти,,первый и второй входы третьей группы входов элемента И-ИЛИ-НЕ соединены соответственно с инверсной разрядной шиной записи блока памяти и затвором

ЩП-транзистора второго элемента за.писи блока памяти, элемент И, первый вход которого соединен с выходом первого элемента И-НЕ, второй вход которого является входом разрешения записи устройства, блок записи, состоящий из трех МДП-транзисторов, 1465911 двух нагрузочных элементов и двух инверторов, выходы которых соединены с затворами МДП-транзисторов первого и второго элементов записи блока па-5 мяти соответственно, входы первого и второго инверторов блока записи соединены с первыми выводами первого и второго нагрузочных элементов блока записи соответственно, вторые 10 выводы которых подключены к шине питания устройства, истоки первого и второго МДП-транзисторов блока записи соединены с входами первого и второго инверторов блока записи соответственно, затворы — с выходом эле- . мента И, а истоки — со стоком и затвором соответственно третьего МДПтранзистора блока записи, затвор которого является информационным вхо-20 дом устройства, а исток подключен к шине нулевого потенциала устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет возможности последовательного чтения и записи информации, устройство содержит второй элемент И-НЕ, два счетных триггера, счетный вход первого из которых является входом разрешения чтения, а З0 счетный вход второго соединен с вторым вхоДом элемента И, входы сброса счетных триггеров соединены с входами начальной установки элементов памяти блока памяти и являются входом начальной установки устройства, а в блок памяти введены третий и четвертый нагрузочные элементы и пары элементов выборки чтения на МДП-транзис-„ торах, истоки которых подключены к 40 прямой и инверсной разрядным шинам чтения блока памяти соответственно, а стоки соединены соответственно с прямыми и инверсными входами-выхода- . ми соответствующих элементов памяти 45 блока памяти, первые выводы третьего и четвертого нагрузочных элементов блока памяти подключены к шине питания устройства, а вторые выводык прямой и инверсной разрядным шинам 50 чтения соответственно, которые соединены с соответствующими входами второго элемента И-НЕ, выход которого является выходом индикации окончания чтения устройства, блок формирования адресов, состоящий из (n+1)-ro элемента памяти, входы начальной установки которых соединены с входами сброса счетных триггеров, и групп

МДП-транзисторов, и пар элементов И, трех МДП-транзисторов, выходы первых элементов И каждой i-й пары соединены с затвором МДП-транзисторов элементов выборки записи i-й пары блока памяти, а выходы вторых элементов И каждой i-й пары соединены с затворами МДП-транзисторов элементов выборки чтения i-й пары блока памяти, прямой и инверсный входы-выходы первого элемента памяти блока формирования адреса соединены с первыми входами элементов И п-й пары блока формирования адреса соответственно и с затворами первого и второго МДП-транзисторов (n-1)-й группы блока формирования адреса соответственно, истоки первого и второго МДП-транзисторов i-й группы блока формирования адреса соединены со стоками третьего и четвертого МДП-транзисторов соответственно i-й группы блока формирования адреса, стоки первого и второго МДП-транзисторов и-й группы блока формирования адреса соединены с истоками третьего и четвертого МДПтранзисторов соответственно первой группы блока формирования адреса, а затворы соединены с первыми входами элементов И первой пары блока форУ мирования адреса, вторые входы которых соединены с затворами третьего и четвертого МДП-транзисторов и-й группы соответственно блока формирования адреса, прямой вход-выход n-ro элемента памяти блока формирования адреса соединен с истоком первого МДПтранзистора блока формирования адреса, сток которого соединен с первым входом первого элемента И (n-1)-й пары блока формирования адреса, а затвор — с инверсным входом-выходом (п+1)-го элемента памяти блока формирования адреса, прямой вход-выход которого соединен. с затвором второго и стоком третьего МДП-транзисторов блока формирования адреса, истоки которых подключены к шине нулевого потенциала устройства, сток второго

МДП-транзистора блока формирования адреса соединен с истоком третьего

МДП-транзистора и-й группы блока формирования адреса, затвор третьего

МДП-транзистора блока формирования адреса соединен с вторым входом первого элемента И первой пары блока формирования адреса, прямой и инверсный входы-выходы каждого i-ro

9 1465 элемента памяти блока. формирования адреса, кроме первого, {и+1)-ro u прямого входа-выхода п-го, соединены с первыми входами элементов И (i-1)-й !

5 пары соответственно блока формирования адреса и, кроме (п+1)-го, с вторыми входами второго и первого эле,ментов И,i-й пары соответственно блока формирования адреса, третьи входы которых соединены с затворами четвертого и третьего ИДП-транзисто ров (i-1)-й группы соответственно блока формирования адреса, затворы первого и второго ИДП-транзисторов ,которой соединены с первыми входами элементов И i-й пары соответственно блока формирования адреса, истоки третьего и четвертого ИДП-транзис« торов кажцой i-Й ryynra> кроме пер вой, блока формирования адреса сое динены соответственно со стоками

911

10 первого и второго МДП-транзисторов (i-1)-й группы блока формирования адреса, затвор первого МДП-транзистора блока формирования адреса соединен с четвертым входом первого элемента И первой пары блока формированйя адреса, третьи входы вторых элементов И нечетных пар блока формирования адреса соединены с первым выходом первого счетного триггера, второй выход которого соединен с третьими входами вторых элементов И четных пар блока формирования адреса, третьи входы первых элементов

И нечетных пар блока формирования адреса соединены с первым выходом второго счетного триггера, второй выход которого соединен с третьими

Входами первых. элементов И четных пар блока формирования адреса.

51

Ю

4 .О

1465911

6 5i + 1 Ю/. Й1

51.4+1

Ю.с

Фб.i-1

Ч7л -1

Лю -1

Чб. i-2

Ч7.i -2

Фб. t -3

ЧЮ-2

Е.п оп

ЧЧ. п

Илч Ф

И и-1

Фл-1 Мп-1 е е е е е в

Ч76+1 Чб,с 1

Ч8

Чбп-1

- 1465911

Составитель С.Королев

Техред М.Дидык Корректор М.Шароши.Редактор А.Маковская

Заказ 950/51 Тираж 558 Подписное

ВНИИПИ Государственного комитета.по изобретениям и открытиям при ГКНТ СССР

113035, Москва„ Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101