Устройство для управления регенерацией информации в динамической памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на основе элементов полупроводниковой динамической памяти. Цель изобретения - расширение области применения устройства за счет произвольной внешней адресации памяти. Устройство содержит блоки 1, 2, 10 синхронизации, памяти и анализа адреса, преобразователи 3, 4 кода, регистры 5, 6, приоритетные шифраторы 7, 8, мультиплексор 9, элемент ИЛИ 11. Устройство работает в режимах обслуживания внешних обращений и регенерации. Признаки внешних обращений группируются в байты и запоминаются в блоке памяти. Байты, полностью заполненные признаками, обнуляются и отмечаются флажками в соответствующих им разрядах регистра. Повторная запись признаков в обнуленные в текущем цикле внешнего обращения байты блокирует блок анализа адреса, который ведет анализ состояния регистра. В процессе регенерации из блока памяти считываются только байты, не отмеченные в регистре, и по ним определяются адреса регенерации. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК

gg 4 С 11 С 21/00,1 1/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСКОЬЮ СВИДЕТЕЛЬСТВУ

Фа

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4294156/24-24 (22) 04.08.87

{46) 07.04.89. Бюл. 9 13 (71) Львовский политехнический институт им. Ленинского комсомола (72) 11.À.Кондратов, O.Ê.Èåøêîí и И.Б.Боженко (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

У 1251183, кл. С 11 С 21/00, 1986.

Авторское свидетельство СССР

Ф 1388945, кл. С 11 С 11/00, 1986. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и. может быть использовано при построении оперативных запоминающих устройств на основе элементов полупроводниковой динамической памяти. Цель изобретения расширение области применения устрой„SU,» 1471224 А 1 ства за счет произвольной внешней адресации памяти. Устройство содержит блоки 1, 2 и 10 синхронизации, памяти и анализа адреса, преобразо.ватели 3, 4 кода, регистры 5, 6, приоритетные шифраторы 7, 8, мультиплексор 9, элемент ИЛИ 11. Устройство работает в режимах обслуживания внешних обращений и регенерации.

Признаки внешних обращений группируются в байты и запоминаются в бло" ке памяти. Байты, полнос ю заполненные признаками, обнул ются и отмечаются флажками в соответствующих им разрядах регистра. Повторная запись признаков в обнуленные в текущем цикле внешнего обращения байты блокирует блок анализа адреса„ который ведет анализ состояния регистра. В процессе регенерации из блока памяти считываются только банты, не отмеченные в регистре, и по ним определяются адреса регенерации.5 ил.

1471224

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на основе

5 элементов полупроводниковой динамической памяти.

Цель изобретения — расширение области применения устройства за счет произвольной внешней адресации 10 памяти.

На фиг.1 изображена функциональная схема устройства; на фиг.2— функциональная схема преобразователя кода адреса; на фиг.3 — функциональ- 15 ная .схема блока анализа адреса; на фиг.4 и 5 — временные диаграммы работы устройства в режимах соответственно внешнего обращения и регене- . рации. 20

Устройство (фиг.1) содержит блок синхронизации, блок 2 памяти, преобразователи 3 и 4 кодов, регистры

5 и 6, приоритетные шифраторы 7 и

8, мультиплексор 9, блок 10 анализа адреса, элемент ИЛИ 11, вход 12 запуска, адресные входы 13, адресные выходы 14 младших разрядов и адресные выходы 15 старших разрядов.

Преобразователи 3 и 4 кода (фиг.2) 30 содержат дешифратор 16, элементы

ИЛИ 17, И 18 и элемент И-НЕ 19.

Блок 14 анализа адреса (фиг.3) содержит элементы И 20 и ИЛИ 21.

На фиг.4 и 5 обозначены: а-r— выходы блока 1 синхронизации; д, есостояния выходов 15 и 14 устройства; ж-и - состояния первого, второго и восьмого разрядов дешифратора 16 преобразователя 4; к - BMxop, запроса 10 преобразователя 4; л, м - выходы первого и шестнадцатого. разрядов ре/ гистра 5; н — выход запроса шифратора 7; о-р — выходы первого, второго и восьмого разрядов блока 2 памяти; с-у — выходы первого, второго и восьмого разрядов регистра 6.

На фиг,4 дополнительно обозначены участки: I — внешняя выборка по первым двум AR ; II — вь1борка по последним из AR установка сигнала запроса шифратора 4 и повторная адресация по начальному appecy„ IIIпереключение AR ; IV — установка режима регенерации и возврат к релпму внешнего обращения.

Устройство предназначено для управления адресацией динамической памяти, в которой для регенерации опрашиваются 128 столбцов по семи разрядам строчных адресов (например, серии K565). В качестве АК, приняты четыре старших разряда AR 7-4, в качестве АК „ - AR .3-1. Блок 1 синхронизации выполнен. на основе микросхемы ПЗУ К155РЕЗ, в кбтором используется объем 12х4 бит. Блок 2 памяти представляет обой матрицу 8х16, реализованную на основе микросхем статической многоразрядной памяти

К531РУ8. Преобразователи 3 и 4 кодов выполнены как дешифраторы двоичного кода в пространственный, первый 3как дешифратор (4-16-разрядным,второй — 3-8-разрядным), . Регистры 5 и

6 выполнены на основе микросхем

K555TN9, первый 5-16-разрядным, второй 6-8-разрядным. Приоритетные шифраторы 7 и 8 выполнены как преобразователи пространственных сигналов в двоичный код намикросхемах К155ИВ1, первый .7 - как преобразователь (164-разрядным), второй — 8-3-разрядньж.

Мультиплексор 9 выполнен на микросхемах K555KÏ11.

Устройство работает следующим образом.

Режим внешнего обращения задается уровнем логической " 1" с выхода 1.3 блока 1 синхронизации (фиг.4а).Строчные адреса (фиг.4д,е) поступают синхронно сигналам с 1.3 (фиг.4г). Мультиплексор 9 подключает к выходам

14 сигналы АКмд, K 15 - ARñò э рые поступают по входу 13. По AR, иэ обнуленного в течение цикла регенерации блока 2 памяти выбирается байт, заносящийся по сигналу 1.5 (фиг.4в) в регистр 6 (фиг,4с-у), По

AR дешифратор 16 преобразователя 4 формирует признак внешнего обращения уровня "1", соответствующий этому

AR „ (фиг.4ж-и). Затеи он элементами 17 складывается по,ИЛИ с предыдущими признаками обращения по данному

AR«, зафиксированными в регистре 6, Через элементы И 18 эта информация поступает на информационный вход блока 2 памяти. Одновременно по данному АК, дешифратор 16 преобразователя 3 по его второму информационному выходу определяет разряд регистра

5, соответствующий этому AR . Соответствующий этому разряду элемент

И 20 блока 10 анализа адреса через элемент ИПИ 21 передает состояние

1471224 5

55 разряда на выход блока 10. Если выход в состоянии "О", через элемент

ИПИ 11 передается инверсный сигнал

1.6 записи в блок 2 памяти (фиг.4б, ж, л) и информация с преобразователя 4, соответствующая АК,, запоминается по АК (фиг.4o). Затем из блока 2 памяти выбирается следующий байт по следующему AR„ Так обнуленные за цикл регенерации ячеики блока 2 памяти устанавливаются ь "1" по строчным адресам внешних обращений, В случае, когда внешняя выборка происходит по всем АК „ определенного AR„, при выборе из блока 2 па, яти при поступлении последнего из этих адресов записи этого байта-в регистр 6 (фиг.4в, а-у) и сложении содержимого р гистра с последним признаком выборки все выхоцы элементов ИЛИ 17 преобразователя 4 устанавливаются в "1" и элемент И-НЕ 19 выдает "О" на выход запроса преобразователя 4 (фиг.4и, к, с, т). Этот

"О" через вход управления преобразователя 4 поступает на его элементы

И 18, информационные выходы преобразователя 4 сбрасываются в "0 ". IIo сигналу 1.2 это состояние заносится в блок 2 памяти, Одновременно ссстояние "0" на выходе запроса пре образователч 4 pB=.pPIBBE запись в регистр 5 по сигналу, 1.3 (фиг.4г.к) признака внешних обращений по всем

AR „ данного AR (фиг.4л). который формирует преобразаватепь 3 на своем первом информационном выходе. При поступлении следующего адреса сигнал запроса сбрасывается. Так при обращении по всем AR „ ñ общим AR во всех разрядах байта, хранящегося в блоке 2 памяти по адресу АК, устанавливаются в "О", а в регистре 5— признак внешнего обращения уровня

"1" в разряде, соответствующем это му AR . .В случае, если. внешнее обращение вновь произойдет по этому AR блок 10 подключит соответствующий этому AR .. и уже установленный в "1" разряд регистра 5 к входу элемента

ИЛИ 11 и повторная запись признака внешнего обращения в уже обнуленный байт признаков будет заблокирована.

Если внешнее обращение велось по всем АК 1-7, то все разряды регистра 5 окажутся установленными в а все байты, хранящиеся в блоке 2 памяти, обнуленными. Тогда при переходе в режим регенерации шифратор 7 выдает сигнал запроса (фиг,4н), по которому регистр 5 обнуляется и устройство вновь становится готовым к работе в режиме обслуживания внешнего обмена.

В режиме регенерации мультиплексор 9 подключает к выходам 14 устройства выходы шифратора 8, а к выходам 15 — выходы шифратора 7, AR, определяются II0 QTcóòñòoIïî признаков внешнего обращения в регистре 5, AR„„ — по регистру 6. Шифратор 7 формирует код, соответствующHA первому из обнуленных разрядов регистра 5.

По нему из блока 2 памяти выбирается информационный байт и заносится в регистр 6. Шифратор 8 формирует AR „„, соответствующий первому из "О" на выходах регистра 6. Преобразователь

4 устанавливает " 1" в разряде, соответствующему этому АК, „ и складывает его с содержимым регистра 6. Эта информация па сигналу 1.6 (фиг.5б) ! записывается в блок 2 памяти (фиг.5о-р) и по сигналу 1.5 (фиг,5в) перезаписывается в регистр 6 (фиг.5 с-у). Тем самым первый из 10 на выходах шифратора 8 сбрас -,зется и на его выходах устанавливается АК„„, соответствующий следующему из "0".

Поскольку блок 2 памяти вь1бирается только по тем AR,, которые соответствуют обнуленным разрядам регистра

5, выход блока 10 опроса при регенерации постоянно в состоянии "О" и сигналы аписи в блок 2 памяти не блокируются. Формирование кодов AR продолжается на выходах шифратора

8 кода, соответствующего последнему из "О" на выходах регистра 6.

При сложении по ИЛИ s преобразователе . 4 кода этого последнего АК „ с кодом, соответствующим предьу ущему AR „ и установленным в регистре 6 ° выход запроса преобразователя 4 устанавливается в "О" (фиг.5к).

Информация на выходе преобразователя 4 сбрасывается,и па сигнзлу 1.6 в блок 2 памяти па данному AR- заносится нулевой байт. Наличие сигнала запроса разрешает затем запись в регистр 5 по сигналу 1.3 (фиг.5г) када, образованного в преобразователе 3 сложением по ИЛИ содержимого регистра 5 с преобразованным в пространственный кад AR, (фиг.5л,м).

В результате первый из "О" на вхо5

1 дах шифратора 7 сбрасывается, на. его выходах устанавливается AR,, соответствующий следующему "О" на выходах -регистра 5. Процесс продол жается до установки в " 1" последнего из обнуленных разрядов регистра

5, после чего шифратор 7 выдает сигнал запроса (фиг.5н}, по которому регистр 5 сбрасывается,и выдает сигнал окончания регенерации.

Таким образом, в предлагаемом устройстве не только сокращается длительность цикла регенерации с ростом .числа адресуемых по внешним обращениям столбцов динамической памяти в течение допустимого периода регенерации, но и обеспечиваетСя возможность повторного обращения к уже выбранным ячейкам — произволь ная адресация.

Формула изобретения

Устройство для управления регенерацией информаций в динамической памяти, содержащее блок памяти,мультиплексор, первый и второй преобразователи кодов, первый и второй регистры, первый и второй приоритетные шифраторы, блок синхронизации, первый вход которого является входом запуска устройства, второй вход блока синхронизации подключен к выходу запроса первого приоритетного шифратора и к входу сброса первого регистра, информационные входы которого подключены к выходам первой группы первого,преобразователя кодов а выходы — к входам первой группы первого преобразователя кодов, и к информационным входам первого приоритетного шифратора,, выходы .группвь, которого подключены к информационным входам первой группы мультиплексора, информационные входы второй группы которого являются адресными входами устройства, информаци471224 6 онные входы третьей группы мультиплексора подключены к выходам второго приоритетного шифратора, входы

5 которого подключены к выходам второго регистра и к входам первой группы второго преобразователя кодов, информационные выходы которого подключены к информационным входам блока памяти, выходы которого подключены к информационным входам второго регистра, выходы первой группы мультиплексора являются адресными выходами младших разрядов устройства и

15 подключены к входам второй группы второго преобразователя кодов, вход разрешения которого подключен к выходу запроса второго преобразователи кодов и к входу разрешения первого регистра, выходы второй группы мультиплексора являются адресными вы ходами старших разрядов устройства и подключены к адресным входам блока памяти и к входам второй группы

25 первого преобразователя кодов, первый выход блока синхронизации подключен к синхровходу первого регистра, второй выход блока синхронизации подключен к управляющему входу мультиплексора и .к входу разрешения первого приоритетного шифратора, третий выход блока синхронизации подключен к синхровходу второго регистра, о т л и ч а ю щ е е с я тем, .что, с целью расширения области приЗ5 менения устройства за счет произвольной внешней адресации памяти, оно содержит блок анализа адреса и элемент

ИЛИ, выход которого подключен к входу режима блока памяти, первый и второй

40 входи элемента ElH подключены соответственно к четвертому выходу блока синхронизации и к выходу блока анализа адреса, входы первой и второй ,групп которого подключены соответ45 . ственно к выходам второй группы первого преобразователя кодов и к выходам первого регистра .

147i224

1471224

Ю

b д д (l

У

В

Л

Составитель С.Йустенко

Редактор А.Мотыль Техред Л.Сердюкова Корректор О.Кравцова

Заказ 1612/52 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС и ГКНТ СССР

113035» Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. аг р и и

Гага ина 101