Запоминающее устройство на приборах с инжекцией заряда

 

Запоминающее устройство на приборах с инжекцией заряда, содержащее накопитель, каждая ячейка памяти которого состоит из матрицы приборов с инжекцией заряда и группы транзисторов, истоки которых объединены, стоки соединены с электродами хранения приборов с инжекцией заряда соответствующего столбца ячейки, а затворы - с соответствующими адресными шинами устройства, к разрядным шинам накопителя подключены электроды считывания приборов с инжекцией заряда соответствующих строк каждой ячейки, регистр выбора строки, регистр выбора столбца, две группы ключевых элементов, каждый из которых выполнен на транзисторе, элемент сброса, выполненный на транзисторе, разделительный элемент, выполненный на конденсаторе, первая обкладка которого является входом управления инжекцией устройства, а вторая обкладка является выходом устройства и соединена со стоком транзистора элемента сброса, исток которого является входом смещения устройства, а затвор - входом сброса устройства, выходы регистра выбора столбца соединены с затворами транзисторов соответствующих ключевых элементов первой группы, стоки которых подключены к соответствующим адресным шинам накопителя, а истоки объединены и являются первым входом выборки устройства, разрядные шины накопителя соединены со стоками транзисторов соответствующих ключевых элементов второй группы, затворы которых соединены с соответствующими выходами регистра выбора строки, а истоки объединены и являются вторым входом выборки устройства, отличающееся тем, что, с целью повышения надежности, оно содержит дешифраторы слов и разрядов, три группы ключевых элементов на транзисторах, а в каждой ячейке памяти - транзистор, сток которого соединен с истоками транзисторов группы ячейки, истоки транзисторов ячеек каждого столбца накопителя соединены со стоками соответствующих транзисторов ключевых элементов третьей группы, истоки которых соединены со второй обкладкой конденсатора разделительного элемента, а затворы соединены с соответствующими выходами первой группы дешифраторов слов, тактовые и адресные входы которого являются соответственно таковыми и адресными входами первой группы устройства, выходы второй группы дешифратора слов соединены с затворами транзисторов соответствующих ключевых элементов четвертой группы, истоки и стоки которых соединены с истоками и стоками соответственно транзисторов ключевых элементов первой группы, выходы третьей группы дешифратора слов соединены с соответствующими входами выборки регистра выбора столбца, тактовые входы которого являются входами управления сканированием первой группы устройства, тактовыми и адресными входами второй группы которого являются соответственно тактовые и адресные входы дешифратора разрядов, выходы первой группы которого соединены с затворами транзисторов ячеек соответствующих строк матрицы, выходы второй группы соединены с затворами транзисторов соответствующих ключевых элементов пятой группы, истоки и стоки которых соединены с истоками и стоками соответственно транзисторов ключевых элементов второй группы, выходы третьей группы дешифратора разрядов соединены с соответствующими входами выборки регистра выбора строки, тактовые входы которого являются входами управления сканированием второй группы устройства.