Квадратор

 

Изобретение относится к вычислительной технике и предназначено для формирования суммы квадратов двух величин и извлечения из нее квадратного корня. Цель изобретения - расширение класса решаемых задач за счет дополнительной возможности вычисления квадратного корня из суммы квадратов двух чисел. Это достигается тем, что в квадратор, содержащий два регистра сдвига, сумматор, коммутатор, семь элементов И, четыре элемента ИЛИ, три элемента задержки, два тактователя импульсов, триггер, два формирвателя импульсов и блок управления, ввелены третий регистр сдвига, сумматор-вычитатель, второй триггер, четвертый элемент задержки, элемент НЕ и восьмой элемент И. Изобретение может найти применение для построения цифровых систем управления, цифровых дифференциальных анализаторов и специализированных вычислительных устройств. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s» 4 С 06 Г 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4249637/24-24 (22) 26,05 ° 87 (46) 15.08.89. Бюл. ¹- 30 (71) Институт электродинамики АН УССР и Институт проблем моделирования в энергетике АН УССР (72) Г.Л.Баранов и В,Л.Баранов (53) 681 325 (088.8) (56) Авторское свидетельство СССР № 1180885, кл. G 06 F 7/552, 1985.

Авторское свидетельство СССР № 1322273, кл.. С 06 F 7/552, 1986. (54) КВАДРATOP (57) Изобретение относится к вычислительной технике и предназначено для формирования суммы квадратов двух величин и извлечения из нее квадратного корня. Цель изобретения — расшиИзобретение относится к вычислительной технике и предназначено для формирования квадратов двух величин и извлечения квадратного корня.

Цель изобретения — расширение класса решаемых задач за счет обеспечения вычисления корня квадратного из суммы квадратов двух чисел.

На фиг. 1 изображена структурная схема квадратора; на фиг. 2 — схемы блока синхронизации и тактователя импульсов.

Квадратор содержит регистры I-3 сдвига, сумматор 4, сумматор-вычитатель 5, коммутатор 6, триггеры 7 и

8,.элементы И 9-16, элементы ИЛИ

„„SU„„1501049 A 1 рение класса решаемых задач за счет дополнительной возможности вычисления квадратного корня из суммы квадратов двух чисел. Эта задача решается тем, что в квадратор, содержащий два регистра сдвига, сумматор, коммутатор, семь элементов И, четыре элемента ИЛИ, три элемента задержки, два тактователя импульсов, триггер, два формирователя импульсов и блок управления, введены третий регистр сдвига, сумматор-вычитатель, второй триггер, четвертый элемент задержки, с элемент НЕ и восьмой элемент И. Изобретение может найти применение для построения цифровых систем управления, цифровых дифференциальных анализаторов и специализированных вычислительных устройств. 2 ил.

17-20, элементы 2 1-24 задержки, элемент НЕ 25, блок 26 управления, тактователи 27 и 28 импульсов, формирователи 29 и 30 импульсов, информационные входы 31 и 32 квадраторов.

Блок 26 управления состоит из генератора 33 импульсов, распределителя 34 импульсов, генератора 35 одиночных импульсов, триггера 36, элемента НЕ 37, коммутаторов 38 и 39, первого . — пятого выходов 40-44.

Тактователи 27 и 28 импульсов содержат элементы И вЂ” НЕ 45 и 46, элемент

ИЛИ 47, элемент НЕ 48, триггер 49, информационный вход 50, управляющий

3 1501049 вход 51, прямой 52 и инверсный 53 выходы, Квадратор работает следующим образом, 5

В исходном состоянии коммутатором

39 блока 26 управления подключают выход генератора 35 одиночных импульсов к информационному входу триггера

36. Генератор 33 тактовых импульсов 10 блока 26 управления формирует последовательность тактовых импульсов, из которых п-разрядный распределитель 34 импульсов формирует и последовательностей импульсов, длительнос- 15 тью 1/f, периодом Т = и/Е и сдвинутых друг относительно друга на время С = 1/f где f — частота тактовых импульсов генератора 33 импульсов, n — количество разрядов регистров 20

1-3 сдвига. Коммутатором 38 подают сигнал "1" с выхода элемента НЕ 37 на управляющий вход генератора 35 одиночных импульсов, на выходе которого выделяется одиночный импульс 25 из последовательности и-го разряда распределителя 34 импульсов. Выходной импульс генератора 35 одиночных импульсов через коммутатор 39 поступает на информационный вход триггера 30

36, устанавливая его в единичное состояние. Сигнал "1" прямого выхода триггера 36 поступает на управляющие входы регистров 1-3 сдвига, которые под действием тактовых импульсов, поступающих с выхода 40 блока 26 управления, устанавливаются в нулевое состояние, так как на их уста- новочных входах действует сигнал

0 . Триггер 17 устанавливается в 40 нулевое состояние нулевым сигналом, сдвигаемым с выхода регистра 2 сдвига на инверсный вход сброса триггера 7. Триггер 8 находится в нулевом состоянии, в которое он устанавли- 45 вается в предыдущем цикле работы квадратора. В исходном состоянии при нулевом сигнале на, управляющем входе коммутатор 6 подключает свой выход к выходу элемента ИЛИ 18. На выходах

50 формирователей 29 и 30 импульсов в исходном режиме действуют нулевые сигналы.

Элемент И 10 блокируется нулевым сигналом прямого выхода тактователя

27 импульсов. Элемент И 13 в исходном режиме блокируется нулевым сигналом прямого выхода триггера 8. Блокировку элементов И 14 и 15 осуществляет нулевой сигнал прямого выхода тактователя 28 импульсов. В исходном режиме сумматор-вычитатель 5 находится в режиме суммирования.

Режим вычислений устанавливается коммутатором 39 блока 26 управления путем подключения выхода генератора

35 одиночных импульсов к входам запуска формирователей 29 и 30 импульсов. Вычисления в квадраторе начинаются после запуска с помощью коммутатора 38 генератора 35 одиночных импульсов, выходной импульс которого запускает формирователи 29 и 30 импульсов и устанавливает триггер 8 в единичное состояние.

На выходах формирователей 29 и

30 импульсов после запуска формиру— ются импульсы, длительность которых пропорциональна сигналам (аналоговым или цифровым), действующим на инфор— мационных входах 31 и 32 устройства.

Если длительность выходных импульсов формирователей 29 и 30 импульсов различна, то наибольший по длительности импульс выделяется на выходе элемента ИЛИ 19, а импульс наименьшей длительности — на выходе элемента И 11.

Под действием наименьшего импульса на выходе элемента И 11 тактователь 28 импульсов формирует из последовательности импульсов n-ro разряда распределителя 34 импульсов блока

26 управления строб пачки импульсов, количество которых пропорционально наименьшей величине, действующей на одном из информационных входах

31 и 32 квадратора. Сигнал строба на прямом выходе тактователя 28 импульсов открывает элемент И 15 и переключает коммутатор 6 в состояние, в котором его выход соединяется с выходом элемента 23 задержки на такт.

Под действием наибольшего импульса выхода элемента ИЛИ 19 тактователь

27 импульсов формирует строб пачки импульсов, количество которых пропорционально наибольшей величине, Сигнал строба с прямого выхода тактователя 27 импульсов открывает элемент И 10, который подключает вход, сумматора 4 к выходу коммутатора 6.

После запуска устройства единичный сигнал прямого выхода триггера

8 открывает элемент И 12, через который начинает поступать последовательность импульсов п-ro разряда

1501049 распределителя 34 импульсов блока

26 управления, задержанная элементом

24 задержки на длительность тактового импульса генератора 33 импульсов.

Первый импульс последовательности, 5 действукщий на выходе элемента И 12, устанавливает в единичное состояние триггер .7, на инверсном выходе которого формируется нулевой сигнал, бло- 1ð кирукщий элемент И 9.

Единичный сигнал прямого выхода триггера 7 спустя время задержки эле мента. 21 задержки на длительность тактового импульса генератора 33

l5 импульсов поступает через элемент

ИЛИ 17 на вход элемента И 9. Под действием тактовых импульсов генера- тора 33 импульсов блока 26 управления с выхода регистра 2 сдвига в пер- 20 вом такте сдвигается младший разряд начального нулевого кода, сигнал которого поступает на инверсный вход вход сброса триггера 7 и устанавливает его в нулевое состояние. На инверсном выходе триггера 7 формируется единичный сигнал, который снимает блокировку элемента И 9. Благодаря задержке элементом 21 задержки на длительность тактового импульса сигнала прямого выхода триггера 7 на выходе элемента И 9 формируется импульсный сигнал, который в первом такте под действием тактовых импульсов записывается в регистр 2 сдвига в качестве младшего разряда двоичного кода.

В течение первого такта импульс первого разряда распределителя 34 импульсов блока 26 управления посту- 4р пает через элемент ИЛИ 18, элемент

И 14, открытый сигналом строба прямого выхода тактователя 28 импульсов, и элемент ИЛИ 20 на вход сумматоравычитателя 5, который в это время 45 находится в режиме вычитания. Сигнал управления режимом вычитания формируется на выходе элемента И 15 из сигнала строба прямого выхода тактователя 28 импульсов. Кроме того, импульс первого разряда распределите ля 34 импульсов блока 26 управления поступает через элемент ИЛИ 18 на вход элемента 23 задержки на такт.

В следующем (втором) такте выходной сигнал элемента 23 задержки через коммутатор 6, элемент И 10 и сумматор 4 записывается под действием тактовых импульсов в регистр 1 сдви2Х; = 2Х, + 2(2Х, + 1), (1) где Х и Х,, — значения аргумента квадратичной функции на i-м и (i-1)-м шагах вычислений соответственно.

В регистре 3 сдвига квадратичная функция с отрицательным знаком формируется в дополнительном коде согласно выражению: —.Х = -Х °, — (2Х;, + 1) (2) га в качестве единицы второго разряда двоичного кода.

В течение и тактов (первый шаг вычислений) сумматор-вычитатель 5 выполняет вычитание импульса первого разряда распределителя 34 импульсов блока 26 управления из начального нулевого двоичного кода, сдвигаемого под действием тактовых импульсов с выхода регистра 3 сдвига. На выходе результата су-мматора-вычитателя 5 формируется дополнительный код единицы младшего разряда 111...1, который под действием тактовых импульсов ге нератора 33 импульсов блока 26 управления записывается в регистр 3 сдви га. Сигнал займа из п-го разряда в сумматоре-вычитателе 5 блокируется путем запрета элемента И 15 через элемент НЕ 25 импульсом n-ro разряда распределителя 34 импульсов блока

26 управления.

Таким образом, спустя и тактов (первый шаг вычислений) в регистре

1 сдвига сформировался двоичный код двойки, в регистре 2 сдвига — единицы, а в регистре 3 сдвига — дополнительный код единицы, После первого шага вычислений в течение первых и тактов в регистрах 1 и 2 сдвига соответственно сформировались двоичные коды квадратичной функции

2Х, = 2 и аргумента Х, = 1, а в регистре 3 сдвига — дополнительный код квадратичной функции — Х, = — 1. Z

На втором и последующих шагах вычислений до окончания действия наименьшего импульсного сигнала на выходах формирователей 29 и 30 импульсов квадратор формирует в регистрах

1 и 2 сдвига соответственно двоичные коды квадратичной функции и аргумента согласно соотношению:

1501049

35

Например, на i-м шаге вычислений под действием тактовых импульсов, формируемых генератором 33 импульсов блока 26 управления, на первый вход сумматора 4 сдвигается начиная с младшего разряда последовательный двоичный код величины 2Х,,, сформированный на предыдущем (i-1)-м шаге вычислений, а с выхода регистра

2 сдвигается начиная с младшего разряда последовательный двоичный код аргумента Х, который задерживается элементом 22 задержки на такт.

На выходе .элемента 22 задержки формируется последовательный двоичный код величины 2Х;,, в младшем разряде которого всегда содержится нулевой сигнал. Импульс первого разряда распределителя 34 импульсов блока 26 управления поступает на первый вход элемента ИЛИ 18 одновременно с поступлением на его второй вход с выхода элемента 22 задержки младшего разряда двоичного кода величины

2Х;, На выходе элемента ИЛИ 18 формируется последовательный двоичный код величины 2Х;, +1, из которого элемент 23 задержки на такт формирует последовательный двоичный код величины 2(2Х;, + 1), поступающий через коммутатор 6 и элемент И 10 на вход сумматора 4, Под действием тактовых импульсов .на другой вход сумматора 4 с выхода регистра 1 сдвига поступает начиная с младшего. разряда последо 2 нательный код величины 2Х,,, сфор-. мированный на предыдущем шаге вычисления. На выходе сумматора 4 согласно соотношению (1) формируется последовательный двоичный код величины

2Х, который под действием тактовых

1 импульсов записывается в регистр 1 сдвига.

На каждом шаге вычислений в регистре 2 сдвига дноичньп код Х; 1 увеличивается на единицу. Действительно установка триггера 7 в единич ное состояние импульсом последовательности выхода элемент И 12 обеспе чивает разрыв цепи циркуляции кодов с выхода регистра 2 сдвига на его информационный вход, так как элемент И 9 закрыт нулевым сигналом инверсного выхода триггера 7.

До возврата триггера 7 в нулевое состояние в младшие разряды двоичного кода регистра 2 сдвига записываются нулевые сигналы. Триггер 7 возвращает н нулевое состояние первый начиная с младшего разряда нулевой сигнал двоичного кода, который сдвигается под действием тактовых импульсов с выхода регистра 2 сдвига. Переход триггера 7 из единичного состояния н нулевое приводит к формированию на выходе элемента И 9 импульсного сигнала благодаря задержке элементом 21 на длительность тактоного импульса единичного сигнала прямого выхода триггера 7 его предыдущего состояния. Следовательно, вместо первого начиная с младшего разряда нулевого разряда двоичного кода, сдвигаемого под действием тактовых импульсов с выхода регистра 2, на его информационный вход поступает импульс, сформированный на выходе элемента И 9, Остальные разряды двоичного кода, сднигаемого с выхода регистра 2, переписываются без изменения через элементы ИЛИ 17 и И 9 в регистр 2 сдвига, Таким образом, двоичный код н регистре 2 сдвига на каждом шаге вычислений за время п тактов увеличивается на единицу и соответствует количеству импульсов, действующих на выходе элемента

И 12 с момента запуска устройства.

Одновременно в регистре 3 сдвига формируется дополнительный код отри— цательной величины квадратичной функции -Х согласно выражению

I (2) . Последовательный двоичный код величины 2Х;, + 1, сформированный на i-м шаге вычислений, поступает с выхода элемента ИЛИ 18 на вход сумматора-вычитателя 5 через элементы И 14,и ИЛИ 20, Под действием тактовых импульсов с выхода регистра

3 поступает начиная с младшего раз— ряда дополнительный код величины

Х;,, сформированный на предыдущем (i-1) -м шаге вычислений. Сумматор-вычитатель 5 выполняет вычитание согласно выражению (2), а дополнительный код результата -Х, записывается под

1 действием тактовых импульсов н регистр 3 сдвига.

Устройство работает аналогичным образом до окончания действия наименьшего импульса на одном из выходов формирователей 29 и 30 импульсов. Ilocле окончания строба наименьшего импульса„на прямом выходе тактователя

28 импульсов коммутатор 6 подключает свой ныход к выходу элемента ИЛИ

1501049

18, элемент И 14 закрывается,а сумматор-вычитатель 5 переключается в режим суммирования. С момента окончания строба наименьшего импульса на прямом выходе тактователя 28 импуль5 сов и до момента окончания строба наибольшего импульса на прямом выходе тактователя 27 импульсов в регистре 3 сдвига запоминается дополнитель- 1б ный код квадрата наименьшей величи2 ны -Х динамическим способом, путем циркуляции кода под действием тактовых импульсов с выхода регистра 5 сдвига на его информационный вход через сумматор-вычитатель 5, так как элементы И 13 и 14 в это время закрыты.

На интервале времени от момента окончания наименьшего до момента 20 окончания наибольшего импульса на выходах формирователей 29 и 30 импульсов в регистре 1 сдвига формируется сумма квадратов двух величин согласно следующему соотношению: 25

Y, + Х = (Y; + Х ) + 2Y + 1, (3)

1Ф! где Х вЂ” наименьшая входная величина;

Y — наибольшая входная величина.

К моменту окончания наименьшего импульса в регистре 1 сдвига формируется согласно (1) двоичный код

2Х удвоенного значения квадрата наименьшей величины, а в регистре 2 сдвига — двоичный код наименьшей величины Х.

Допустим, что наименьший импульс величины Х окончился Hà i-м шаге и вычислений, тогда Х = Y и Х = Y !

Поэтому, после i-го шага вычислений в регистре 1 сдвига содержится двоич2 ный код величины 2Х = Y + Х, а в регистре 2 сдвига — двоичный код величины Y который с помощью эле(Ъ 45 мента 22 задержки на такт удваивается. На выходе элемента ИЛИ 18 формируется последовательный двоичный код величины 2Y, t 1, так как в младший разряд поступает импульс первого разряда распределителя 34 импульсов блока 26 управления. Последовательный двоичный код величины 2Y, + 1 поступает с выхода элемента ИЛИ 18 через коммутатор 6 и элемент И 10 на один из входов сумматора 4, на другой вход которого с выхода регистра

1 сдвига под действием тактовых импульсов сдвигается последовательный (4) Е, =Е + 2Z + 1.

Действительно, двоичный код Z> Y сдвигается под действием тактовых импульсов с выхода регистра 2 сдвига, удваивается элементом 22 задержки и увеличивается на единицу на выходе элемента ИЛИ 18 таким же образом, как было описано. На выходе элемента ИЛИ 18 формируется двоичньп код величины 22 + 1 который посту1 пает через элементы И 13 и ИЛИ 20 двоичный код величины Ъ + Х . Pe,l2 1 зультат суммирования, которьп соглас2 2 но (3) равен величине У, + Х, записывается под действием тактовых импульсов в регистр 1 сдвига. В это же время на (i+1) — м шаге вычислений в течение п тактов двоичный код в ре3 гистре 2 сдвига в процессе перезаписи с выхода на вход через элементы

ИЛИ 17, И 9 увеличивается на единицу. На всех последующих шагах вычисления выполняются аналогичным образом до момента окончания наибольшего импульса входной величины Y. В этом случае на выходе элемента HJIH 19 устанавливается нулевой сигнал, который формирует на прямом выходе тактователя 27 импульсов нулевой сигнал, блокирующий элемент И 10, В регистре 1 сдвига динамическим способом путем циркуляции двоичного кода через сумматор 4 фиксируется сумма квадратов двух входных величин Y + X .

2 2

Одновременно с процессом формирования суммы квадратов двух величин устройство формирует в регист е 2 сдвига двоичньп» код величины У +Х следующим образом. К моменту окончания импульса наибольшей величины в регистре 3 сдвига динамическим способом хранился дополнительньп код величины -Х

По окончанию строба наибольшей величины элемент И 13 открывается инверсным выходом тактователя 27 импульсов.

Обозначим величину, накапливаемую в регистре 2 сдвига, через Z, а в регистре 3 сдвига — через Е.

Предположим,что наибольший импульс величины Y окончился íà j-ì шаге вычислений тогда Е = -Х Z. = Y

Ф

) 1 °

С этого момента сумматор-вычитатель

5, работающий в режиме суммирования, реализует следующее соотношение:

1 50 1049 l2 и

Тогда при Е = -X с учетом Z — Y2 =

= 0 выражение (7) принимает вид (4) .

Обнуление сигнала разбаланса Е1 != 0 обеспечивает авенство Z = Х + Y

2 2. 2

X2+ Р на вход сумматора-вычитателя 5, на другой вход которого с выхода регистра 3 сдвига под действием тактовых импульсов сдвигается величина разбаланса Е, сформированная на

Ф предыдущем шаге вычислений. На выходе сумматора-вычитателя 5, работающего в режиме суммирования, формируется новый код разбаланса согласно

1О (4), который под действием тактовых импульсов записывается в регистр 3 сдвига. В это время на каждом шаге вычислений двоичный код в регистре

2 сдвига в процессе перезаписи за и

15 тактов с выхода на,вход регистра 2 сдвига через элементы ИЛИ 17 и И 9 увеличивается на единицу, как было описано. Так продолжается до тех пор пока дополнительный код разбаЭ

20 ланса Е + в регистре 3 сдвига не

)+1 достигнет положительного или нулевого значения. В этом случае на выходе переноса сумматора-вычитателя 5 формируется сигнал переноса из п-ro разряда, который открывает элемент

И 16. Импульс и-го разряда распределителя 34 импульсов блока 26 управления проходит через элемент И 16 и устанавливает триггер 8 в нулевое

30 состояние, который сигналом прямого выхода блокирует элементы И 12 и 13.

Пр оцес с вычисле ний в к в адр ат ор е з авершен. В регистре 1 сдвига запоминается динамическим способом двоичный код величины Х + Y, а в регист- 35

2. 2 ре 2 сдвига — величина 2 =- Хе + X .

В том, что алгоритм (4) по оляет сформировать величину Z = Х + Y можно убедиться из следующих соотношении.

Если2=!Х+X,тсХ=X+X ч е 2

Сформируем сигнал разбаланса на (j+1)-м шаге вычислений.

Е = Z ° — Х вЂ” Y

2 2

J+4 (5) 45

Z+=Z+2Z+1

1+1 (6) 50

С учетом (6) выражение (5) принимает вид е

E ° Z + 2ZJ+1 — Х -Y (7) 2 2

J J

В момент окончания импульса наибольшей величины Y íà j-м шаге вычиса лений имеем Z = Y или Z; — Y = О.

Квадратор реализует соотношение

Формула изобретения

Квадратор, содержащий первый и второй регистры сдвига, сумматор, первый триггер, коммутатор, семь элементов И, четыре элемента ИЛИ, три ,элемента задержки, два тактователя импульсов, блок управления, два формирователя импульсов, причем выход первого регистра сдвига соединен с первым входом сумматора, выход которого подключен к информационному входу первого регистра сдвига, вход синхронизации которого и вход синхронизации второго регистра сдвига соединены с первым выходом блока управления, второй выход которого соединен с управляющими входами первого и второго регистров сдвига, установочные входы которых подключены к входу логического нуля квадратора, выход второго регистра сдвига соединен с инверсным входом сброса первогс триггера, непосредственно и через первый элемент задержки — с первыми входами соответственно первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к выходу второго элемента задержки и третьему выходу блока управления, четвертый выход которого подключен к тактовым входам первого и второго

1тактователей импульсов, управляющие входы которых соединены с выходами с соответственно третьего элемента ИЛИ и первого элемента И, прямой выход первого тактователя импульсов соединен с первым входом второго элемента И, выход которого подключен к второму входу сумматора, управляющий вход коммутатора соединен с прямым выходом второго тактователя импульсов, выход второго элемента ИЛИ соединен непосредственно с первым входом третьего элемента И и первым информационным входом коммутатора и через третий элемент задержки— с вторым информационным входом коммутатора, пятый выход блока управления соединен с входом запуска первого и второго формирователей импуль— сов, информационные входы которых

1501049

l4 являются информационными входами квадратора, а выходы соединены соответственно с первыми и вторыми входами первого элемента И и третье5

ro элемента ИЛИ, прямой и инверсный выходы первого триггера соединены соответственно с входом второго элемента задержки и первым входом четвертого элемента И, второй вход и выход которого подключены к выходу первого элемента ИЛИ и информционному входу второго регистра сдвига, первый и второй входы четвертого элемента ИЛИ соединены соответственно с выходами третьего и пятого элементов И, отличающийся тем, что, с целью расширения класса решаемых задач за счет дополнительной возможности вычисления корня 20 квадратного из суммы квадратов двух чисел, в него введены третий регистр сдвига, сумматор-вычитатель, второй триггер, четвертый элемент задержки, восьмой элемент И, элемент НЕ, причем выход третьего регистра сдвига соединен с первым входом сумматора-вычитателя, второй вход которого соединен с выходом четвертого элемента ИЛИ, выход результата сумматоравычитателя подключен к информационному входу третьего регистра сдвига, установочный вход, вход синхронизации и управляющий вход которого соединены с входом логического нуля квадратора, первым и вторым выходами блока управления соответственно, информационный вход первого триггера соединен с выходом шестого элемента

И, первый вход которого соединен с выходом четвертого элемента задержки, вход которого соединен непосредственно с четвертым выходом блока управления и через элемент НŠ— с первым входом седьмого элемента И, второй вход и выход которого подключены соответственно к прямому выходу второго тактователя импульсов и к входу режима вычитания сумматора-вычитателя, вход режима сложения и выход переноса которого соединены с инверсным выходом второго тактователя импульсов и с первым входом восьмого элемента И, второй вход и выход которого соединены соответственно с четвертым выходом блока управления и входом сброса второго триггера, пятый выход блока управления соединен с информационным входом второго триггера,,прямой выход которого соединен с первым входом пятого и вторым входом шестого элементов И, второй и третий входы пят or o элемента и подключе ны к инверсному выходу первого тактователя импульсов и выходу второго элемента

ИЛИ, второй вход третьего элемента

И соединен с прямым выходом второго тактователя импульсов, выход коммутатора соединен с вторым входом второго элемента И, 1501049

Фиг 2 составитель Г. Баранов

Т ехр ед М, Яндык

Редактор Л.Пчолинская

Корректор Н Борисова

Заказ 4869/4 5 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауйская наб., д. 4/5 т

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101!!

1 -27(28)