Вычислительный узел цифровой сетки

 

Изобретение относится к вычислительной технике и предназначено для построения устройств для решения задач математической физики, описываемых дифференциальными уравнениями в частных производных. Цель изобретения - повышение быстродействия. Узел содержит регистры 1-4 коэффициентов, регистр 5 правой части, коммутаторы 6-9, преобразователи 10-14 прямого кода в дополнительный, первый сумматор 15, коммутатор 16, регистр 17 частичных сумм, блок 18 определения номера старшего значащего разряда, дешифратор 19, регистр 20 номера разряда, регистр 21 сдвига номера разряда, преобразователь 22 прямого кода в дополнительный, второй сумматор 23, регистр 24 начального значения, группу элементов И 25, блок 26 управления. 2 з.п. ф-лы, 8 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (S1) < С 06 F 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4351859/24-24 (22) 29.12.87 (46) 15.08.89. Бюл. 1(- 30 (71) Донецкий политехнический институт и Институт кибернетики им.В.М.Глушкова (72) В.П.Боюн, Л.Г.Козлов, Ю.B.Ладыженский и Г.А.Серга (53) 681.321 (088.8) (56) Авторское свидетельство СССР

t))- 546891 . G 06 F 15/31, 1975 °

Авторское свидетельство СССР

У 800997, кл. G 06 F 15/32, 1979.

2 (54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ

СЕТКИ (57) Изобретение относится к вычислительной технике и предназначено для построения устройств для решения задач математической физики, описываемых дифференциальными уравнениями в частных производных. Цель изобретения — повьппение быстродействия ° Узел содержит регистры 1-4 коэффициентов, регистр 5 правой части, коммутаторы

6-9, преобразователи 10-14 прямого кода в дополнительный, первый сумма3 150 тор 15, коммутатор 16, регистр 17 частичных сумм, блок 18 определения номера старшего значащего разряда, дешифратор 19, регистр 20 номера разряда, регистр 21 сдвига номера

1053 4 разряда, преобразователь 22 прямого кода в дополнительный, второй сумматор 23, регистр 24 начального значе. ния, группу элементов И 25, блок 26 управления. 2 з.п.ф-лы, 8 ил.

Изобретение относится к вычислительной технике и предназначено для построения устройств для решения задач математической физики, описываемых дифференциальными уравнениями в частных производных.

Цель изобретения — повышение бь|стродействия.

На фиг. 1 приведена схема вычислительного узла; на фиг. 2 — схема коммутаторов; на фиг. 3 — схема преобразователей прямого кода в дополнительный; на фиг. 4 — структура преобразователя прямого кода в дополни25 тельный; на фиг. 5 — схема блока определения номера старшего значащего разряда; на фиг, 6 — схема преобразователя прямого кода в обратный; на фиг. 7 — схема блока управления; на фиг. 8 — алгоритм работы блока управления, Вычислительный узел содержит регистры 1-4 коэффициентов, регистр 5 правой части, е первого по четвертый 35 коммутаторы 6-9, с первого по пятый преобразователи 10-14 прямого кода.в дополнительный, первый сумматор 15, пятый коммутатор 16, регистр 17 частичных сумм, блок 18 определения но-;.40 мера старшего значащего разряда, дешифратор 19, регистр 20 номера разряда, регистр 21 сдвига номера разря" да, шестой преобразователь 22 прямого кода в дополнительный, второй сумма- 45 тор 23, регистр 24 начального значения, группу элементов И 25, блок 26 управления, входы и выходы 27-60.

Коммутаторы 6-9 состоят из триггера 61, элемента 62 ИЛИ и элементов

И (63-67), входы и выходы 68-75.

Преобразователи 10-13 содержат элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 76, два триггера 77 и 78, два элемента HE 79 и

80, четыре элемента И 81-84, элемент

ИЛИ 85, входы и выходы 86-94, Преобразователь 14 состоит из двух триггеров 95 и 96, двух элементов HE

97 и 98, четырех элементов И 99-102 и элемента ИЛИ 103, входов и выходов 104-105.

Блок 18 выполнен на двух счетчиках

106 и 107, двух триггерах 108 и 109, трех элементах И 110-112, двух элементах НЕ 113 и 114, двух регистрах

115 и .116, коммутаторе 117, входахвыходах 118-120.

Преобразователь 22 состоит из двух триггеров 121 и 122, двух элементов HE 123 и 124, четырех элементов И 125-128, элемента ИЛИ 129, входов и выходов 130 и 131.

Блок 26 управления содержит генератор 132 импульсов, два тригrepa

133 и 134, четыре счетчика 135-138, дешифратор 139, группу 140 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре элемента

141-144, восемь элементов И 145-152 и три элемента НЕ 153-155.

Блок 26 управления работает следующим образом.

По входу 27 блока 26 управления обнуляется счетчик 135. После прихода сигнала "Пуск" на вход 28 триггер

133 устанавливается в единичное состояние и своим выходом снимает блокировку с цепи генератора 132 тактовых импульсов. По каждому тактовому импульсу генератора 132 тактовых импульсов через элемент И 145 счетчик

135 переключается в состояния 1, 2, 3, 4, 5. Дешифратор 139 на выходе формирует последовательность состояний à, à, a> а+. Для каждого состояния группы элементов И 146-152, элементов ИПИ 142 и 143 и триггер

134 вырабатывают управлякщие сигналы 37-44, которые управляют работой регистров 1-4 коэффициентов, регистра 5 правой части, коммутаторов 6-9, преобразователей 10-14 кода, коммутатора 16, регистра 17 .частичных сумм, блока 18, регистра 21, преоб1разователя 22, регистра 24 и группы

25 элементов И. Управляющий выход

45 блока 26-управления управляет работ и сдвигателей в соседних узлах.

Этот сигнал вырабатывается следующим

5 15 образом. По сигналу 42 в счетчик 138 с входа 120 заносится номер старшего) разряда приращения вычислительного узла, а в счетчик 137 заносится число м-1, т. е. количество информационных разрядов представления информации в вычислительном узле. По каждому сигналу 43 содержимое счетчика 137 уменьшается на единицу. Это продолжается до тех пор, пока содержимое счетчиков 137 и 138 не станет одинаковым. В этом случае вырабатывается управляющий сигнал 45, который выдается в соседние узлы.

Предлагаемый узел может быть использован для решения дифференциальных уравнений в частных производных в составе цифровой сетки. При этом имеется возможность решать широкий класс нелинейных или квазилинейных уравнений, которые после линеаризации и апроксимации сводятся к зависимости вида: (x1

+ bi) Б;„ + (к)

+ уi

I ) l )Ф! 1) (1) (к1 с Ц, i-1,1 (x)

1 1-1 (K+ l)

U 1

+ С1) (Ki I) .где U

1,) (к) тi,jt I значение искомой функции, формируемое на (k+1) é итерации в регистре 24; значение функции, сыорфированные на k-й итерации в соседних узлах; а;1, Ь;1 с, d — коэффициенты

У,)

Э

f i

1,) значение правой части уравнения .

Узел работает следующим образом.

На входы 27 и 28 с информацонной шины поступают в блок 26 управления два сигнала. Сигнал с входа 27 обнуляет счетчик 136 блока 26 управления, а сигнал 28 устанавливает в единичное состояние триггер 133 блока

26 управления, который открывает элемент И 145, и первый тактовый импульс с генератора 132 импульсов переключает счетчик 135 в состояние "1".

Дешифратор выдает единицу на первом выходе, так как состояние а, По этому сигналу в счетчик 136 через информационную шину и вход 29 блока 26 управления заносится дополнительный код числа итераций, которое необхо01053 6 димо выполнить для получения решения.

Одновременно на выходе блока 26 управления появляется управляющий сигнал 37, по которому через информационную шину в регистры 1-4 коэффициентов по входам 31-34 заносятся соответствующие коэффициенты в прямом ко)

11 1

1 гистр 5 правой части по входу 35 дополнительный код правой части уравнения f,, в регистр 17 частичных сумм и регистр 24 по входу 30 — дополнительный код начального значения искомой функции U; . В следующем (o) состоянии счетчика 135 а выдаются управляющие сигналы 38 и 39. По сигналу 38 через информационную шину с входа 36 в кодирующий преобразователь

18 заносится дополнительный код числа м-1 (где м-1 — количество информационных разрядов представления информации в вычислительном узле). По сигналу 39 коммутатор 16 пропускает ин25 формацию с выхода регистра 17 частичных сумм, По следующему тактовому импульсу с генератора 132 тактовых импульсов счетчик 135 переключается в состояние а, В этом состоянии, 30 так как пока Йет сигна а переполнения с выхода 118 кодирующего преобразователя 18, с выхода элемента И 146 блока 26 управления сигнал открывает элемент И 147 блока 26 управления и через элемент ИЛИ 141 блокирует переключение счетчика 135 в другое состояние. В дальнейшем по каждому импульсу с выхода элемента И 145 через элементы И 147 и ИЛИ 143 выдается управляющий сигнал с выхода 40 блока

26 управления, По этим импульсам осуществляется сдвиг в сторону младших разрядов содержимого регистра 17 частичных сумм на один разряд и определение номера старшего разряда из ко45 да содержимого регистра 17 частичных сумм, т.е. U,, поступающего в блок (ol

18 через коммутатор 16, Через м тактов (где (— разрядность представления чисел в вычислительном узле), из блока 18 на выходе 118 выдается сигнал переполнения, по которому с выхода 120 блока 18 в регистр 20 через дешифратор 19 заносится код но(OI мера старшего разряда U и дальше

1,)

55 из регистра 20 код номера старшего (о) разряда U ° Me T co H I H3 ре() гистра 17 частичных сумм выдается на выходы 58 и 59 приращения вычис1 501053 лительного узла и записывается в регистр 21, По сигналу переполнения из блока 18 снимается блокировка. переключения счетчика 135 с элемента

ИЛИ 141 и выдаются управляющие сигналы с выходов 38, 41 и 42 блока 26 управления.

По сигналу 38 через информационную шину вычислительного узла по входу

36 в кодирующий преобразователь заносится дополнительный код числа М -1.

По сигналу 41 коммутатор 16 настраивается на передачу информации с выхода многовходового сумматора 15.

По сигналу 42 запускаются коммутаторы 6-9, преобразователи 10-14 и 22»

Кроме того, по сигналу 42 в блоке 26 управления в счетчик 138 с выхода 120 блока 18 заносится номер старшего значащего разряца приращения,а в счетчик

137 через информационную шину вычислительного узла с входа 29 — прямой код числа м -1. По следующему тактовому импульсу с генератора 132 тактовых импульсов счетчик 135 блока 26 управления переходит в состояние а4, так как сигнал переполнения с выхода 118 блока 18 отсутствует, с выхода эле-. мента И 149 вырабатывается сигнал, который блокирует переключение счетчика 135 в другое состояние и открывает элемент И 150. В дальнейшем по каждому импульсу с генератора 132 тактовых импульсов через элементы

И 145 и 150 выдается управляющий сигнал с выхода 43 блока 26 управления и через элемент ИЛИ 143 сигнал 40.

По сигналу 43 в счетчике 137 блока

26 управления содержимое уменьшается на единицу. Как только содержимое счетчикон 137 и 138 станет равным, на выходе 45 блока 26 управления появляется сигнал, который поступает в соседние вычислительные узлы и останавливает работу соответствующих сдвигателей. Кроме того, по сигналу

43 осуществляется циклический сдвиг на 1 разряд в сторону младших разрядов информационных разрядов (без знакового) содержимого регистров

1-4 коэффициентов, циклический сдвиг на 1 разряд в сторону младших разрядов содержимого нсех разрядов (вмес. те с знаковым) регистров 5 и 21, сдвиг на 1 разряд в сторону младших разрядов содержимого регистра 21 с одновременной записью в старший разряд результата с выхода двухнходового сумматора 23. По сигналу 40 по5

55 дается импульс в блок 18 для выделения номера старшего разряда приращения, поступающего с выхода сумматора

15 через коммутатор 16, осуществляется сдвиг на 1 разряд в сторону младших разрядов содержимого регистра 17 частичных сумм с одновременной записью в старший разряд результата с выхода многовходового сумматора

15 через коммутатор 16. Количество управляющих сигналов 40 и 43 равно

М, т.е. разрядности представления чисел в вычислительном узле. По каждому тактовому импульсу с генератора

132 тактовых импульсов блока 26 управления осуществляются следующие операции, Параллельно все информационные разряды коэффициентов а;

b;, с; и d,> из соответствующих регистров 1-4 коэффициентов поступают на соответствующие коммутаторы 6-9. Коммутаторы 6-9 осуществляют сдвиг в сторону младших разрядов значений этих коэффициентов на число разрядов, равное номеру старшего разряда соответствующего кода приращения Д U, поступающего на выходы 50-53 из соответствующих соседних вычислительных узлов. В результате осуществляется умножение этих коэффициентов на приращения переменной. Умножение происходит до тех пор, пока на входы 56-49 соответствующих коммутаторов 6-9 не поступит сигнал

"Останов" из блоков управлений соответствующих соседних вычислительных узлов. Результаты умножения поразрядно начиная с младших разрядов поступают на входы 68-71 соответствующих преобразователей 10-13. На выходах о

86-89 преобразователей 10-13 н зависимости от знаков коэффициентов, поступающих на входы 90-93 из знаковых разрядов соответствующих регистров

1-4 коэффициентов, и знаков приращений, поступающих на входы 54-57 из соседних вычислительных узлов, выдается дополнительный код результатов умножения. На первый вход сум— матбра 15 с выхода 86 преобразователя 10 поступает начиная с младших разрядов дополнительный код нроизве— (к) дения а; ° Д U, °, на второй вход

Ч 1 1,3 с выхода 87 преобразователя 11

- (v}

b Д U на третий вход с вы1+(, 1 хода 88 преобразователя 12 с< Ь U на четвертый вход с (В1

1,1 — 1 выхода 89 преобразователя 13

4 (Ы); +, (черточка над Q U озна(kI

9 1501053 10

35 (к+!) (к1 — (к+ )

U =U + ЬЪ !,) !,) 50 к=!

Через М тактов с выхода 118 выдается сигнал переполнения, по которому снимается блокировка с переключения состояния счетчика 135 блока

26 управления, и пока не выполнены все заданные итерации, т.е. нет сигчает, что это старший разряд соответствующего приращения) . Кроме того, на пятый вход сумматора 15 поступает начиная с младших разрядов допол нительный код правой части f!) из регистра 5 правой части, а на шесточ — дополнительный код g U

I,) из регистра 17 частичных сумм. На последний, седьмой, вход многовходового .сумматора 15 с выхода 105 преобразователя 14 поступает начиная с младших разрядов дополнительный код — (к1 произведения — 1 5U; причем — (к> с,)

21, а знак gU(на вход 58 преобра 1 зователя 14 поступает с выхода регистра 17 частичных сумм. В это же время поразрядно, начиная с младшего разряда на вход 104 преобразователя

22 поступает прямой код старшего раз— (к) ряда gU приращения из регистра !,) (!1

21. В зависимости от знака У; поступающего на вход 131 преобразователя 22 из регистра 21, на первый вход сумматора 23 с выхода 130 преобразователя 22 поступает дополнительный код QU; а на второй — (к) (к) вход — дополнительный код U хранящийся в регистре 24. Таким образом, через р тактов получаем новое приращение переменной по формуле: — (х1

gU, =В. ° = а ° Б + !

) ) (x) — (к)

+ b; 5U- + с„ 6U ! ) !Ф! ) !) !)-! + — (к)

d, 60; °, +, )

40 !,) Ф! (к) — (к) где R; = (!! U; — Q U; которое хранится в регистре 17 частичных сумм, в регистре 21 получим — (к) код бБ; 45

В сдвйговом регистре 24 получаем новое значение переменной в виде: нала переполнения с выхода счетчика

136 блока 26 управления, сигнал с выхода элемента И 152 переключает счетчик 135 блока 26 управления в состояние аз, и с выходов 38, 41 и 42 блока 25 управления выдаются управляющие сигналы. С этого начинается вычисление нового значения приближения функции И в вычислительном узле, т.е. (k+1)-я итерация. В этом случае работа вычислительного узла аналогична описанному. После выполнения заданного числа итераций, счетчик 136 блока

26 управления выдает сигнал переполнения и с выхода 44 блока 26 управления выдается управляющий сигнал, по которому на выход 60 вычислительного узла поступает значение функции U из регистра 24 через группу 25 элементов И. Этот же сигнал устанавливает в нулевое состояние триггер 133 блока 26 управления, который запрещает передачу тактовых импульсов с генератора 132 тактовых импульсов через элемент И 145 блока 25 управления.

Формула и з обретения

1. Вычислительный узел цифровой сетки, содержащий первый сумматор, регистр начального значения функции, группу элементов И, четыре регистра коэффициентов, четыре преобразователя прямого кода в дополнительный и регистр частичных сумм, причем выходы регистра начального значения соединены с первыми входамн элементов И группы, выходы которых соединены с выходами результата узла, установочные входы узла первой группы соедине. ны с параллельными информационными входами регистра частичных сумм и регистра начального значения, установочные входы узла со второй по пятую групп соединены с информационными входами с первого по четвертый регистров коэффициента соответственно, знаковый выход i — го (i = 1, 4) регистра коэффициента, соединен с входом знака коэффициента i-ro преобразователя прямого кода в дополнительный, выход которого соединен с

i-м входом первого сумматора, о т л и ч а ю шийся тем, что, с целью повьппения быстродействия, в него введены регистр правой части, пять коммутаторов, блок определения

1501053

12 номера старшего значащего разряда, регистр номера разряда, дешифратор, блок управления, регистр сдвига номера разряда, второй сумматор, пятый . и шестой преобразователи прямого кода в дополнительный, причем информационные выходы 1.-го регистра коэффициента (i = 1,4), подключенные к информационным входам i-го коммута10 тора, выход которого соединен с информационным входом i-го преобразователя прямого кода в дополнительный, входы номера разряда узла i-й группы (i = 1,4) соединены с входами номера канала i-ro коммутатора, вход останова которого соединен с -м ° входом останова узла, выход первого сумматора соединен с первым информационным входом пятого коммутатора, выход которого соединен с информационным входом блока определения номера старшего значащего разряда и последовательным информационным входом регистра частичных сумм, информацион- 25 ный выход которого соединен с вторым информационным входом пятого коммутатора и пятым входом первого сумматора, установочные входы узла шестой группы подключены к информационным

30 входам регистра правой части, выход которого соединен с шестым входом первого сумматора, седьмой вход которого соединен с выходом пятого преобразователя прямого кода в дополнительный, выходы номера разряда блока З5 определения номера старшего значащего разряда соединены с входами номера разряда блока управления и входами дешифратора, выходы которого соединены с информационными входами регистра номера разряда, выходы которого соединены с выходами информационных разрядов приращения узла, и с информационными входами регистра сдвига номера разряда, информационный выход которого соединен с информационными входами пятого и шестого преобразователей прямого кода в дополнительный, выход признака окончания передачи кода блока определе- 50 ния номера старшего значащего разряда соединен с входом признака окончания передачи блока управления М входами синхроимпульсов записи, регистра номера разряда и регистра 55 сдвига номера разряда, знаковый выход которого соединен с входом знака шестого преобразователя прямого кода в дополнительный, выход которого соединен первым входом второго сумматора, выход которого соединен с последовательным входом регистра начального значения, последовательный выход которого соединен с вторым входом второго сумматора, выход знака регистра частичных сумм соединен с входами знака пятого преобразователя прямого кода в дополнительный и регистра сдвига номера разряда и с выходом знака приращения узла, i-й (i = 1,4) вход знака приращения узла подключен к входу знака приращения

i-ro преобразователя прямого кода в дополнительный, входы сброса, пуска и числа итераций узла соединены с одноименными входами блока управления, первый выход которого соединен с входами синхронизации записи регистров коэффициентов, регистра частичных сумм, регистра начального значения и регистра правой части, второй выход блока управления соединен с входом запуска блока определения номера старшего значащего разряда, третий выход блока управления соединен с первым управляющим входом пятого коммутатора, четвертый выход блока управления соединен с тактовым входом блока определения номера старшего значащего разряда, пятый выход блока управления соединен с вторым управляющим входоМ пятого коммутатора, шестой выход блока управления соединен с входами пуска преобразователей прямого кода в. дополнительный, седьмой выход блока управления соединен с входами синхроимпульса сдвига ре— гистров коэффициентов, регистра правой части, регистра сдвига номера разряда и регистра начального значения, восьмой выход блока управления соединен с вторыми входами элементов

И группы, девятый выход блока управления соединен с управляющим выходом узла, установочные входы седьмой группы узла соединены с установочными входами блока определения номера старшего значащего разряда, выход признака знакового разряда которого соединен с входом выдачи результата преобразователей прямого кода в дополнительный.

2, Вычислительный узел по л. 1, отличающийся тем, что блок управления содержит генератор импульсов, два триггера, четыре счет13

14

1501053

35 чика, дешифратор, группу элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре элемента ИЛИ, восемь элементов И и три элемента НЕ, причем вход сброса блока соединен с входом сброса счетчика, выходы кото5 рого соединены с входами дешифратора, первый выход которого соединен с первым выходом блока и входом управ-., ления режимом второго счетчика, выход генератора импульсов соединен с первым входом первого элемента И, вход признака окончания передачи блока соединен через первый элемент BE с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента И и первым входом первого элемента ИЛИ, выход которого соединен с первым входом запрещения счета первого счетчика, вход пуска блока соединен с входом установки в "1" первого триггера, выход которого соединен с вторым входом первого элемента И, второй выход дешифратора соединен с входом установки в "0 второго триггера и пер— вым входом второго элемента ИЛИ, выход которого соединен с вторым выходом блока, третий выход дешифратора соединен с вторым входом второго элемента И и первым входом четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, счетными входами третьего и четвертого счетчиков и входом установки в

"1" второго триггера, инверсный выход которого соединен с третьим выходом блока, выход третьего элемента

И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с четвертым выходом блока, пятый вы40 ход блока соединен с прямым выходом второго триггера, шестой выход блока соединен с выходом четвертого элемента И четвертый выход дешифраУ

45 тора соединен с первым входом пятого элемента И, выход которого соединен с вторым входом запрещения счета первого счетчика и первым входом шестого элемента И, выход которого соединен с вторым входом третьего элемента

ИЛИ, седьмым выходом блока и входом управления режимом третьего счетчика, выходы которого соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с 55 входами четвертого элемента ИЛИ, выход первого элемента И соединен с. счетным входом первого счетчика и вторыми входами третьего и шестого элементов И, вход признака окончания передачи блока соединен с вторым входом третьего элемента И и первыми входами седьмого и восьмого элементов

И, вторые выходы которых подключены к четвертому выходу дешифратора, выход переполнения второго счетчика соединен с третьим входом седьмого элемента И, выход которого соединен с восьмым выходом блока и входом установки в "0" первого триггера, выход переполнения второго счетчика через второй элемент HE соединен с третьим входом восьмого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ и счетным входом .,второго счетчика, выход первого элемента НЕ соединен с вторым входом пятого элемента И, входы числа итераций блока соединены с установочными входами второго и третьего счетчиков, выходы номера разряда блока соединены с установочными входами четвертого счетчика, выходы которого соединены с вторыми входами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход четвертого элемента ИЛИ через третий элемент НЕ соединен с девятым выходом блока.

3, Вычислительный узел по п, 1, отличающийся тем,что блок определения номера старшего значащего разряда содержит два счетчика, два триггера, три элемента И, два элемента НЕ, два регистра и коммутатор, причем установочные входы блока соединены с установочными входами первого счетчика, выход переполнения которого соединен с выходом признака знакового разряда блока и входом установки в "0 первого триггера, прямой выход которого соединен с первым входом первого элемента И, выход которого соединен со счетными входами первого и второго счетчиков, вход запуска блока подключен к входам разрешения счета первого и второго счетчиков, входу установки в "1, первого триггера и входу установки в "0" второго триггера, инверсный выход которого соединен с первым входом второго элемента И, выход которого соединен с входом синхронизации первого регистра, выходы которого соединены с информационными входами первой группы коммутатора, выходы которого соединены с выходами

1501053

16 номера разряда блока, тактовый вход блока соединен с вторым входом первого элемента И и тактовым входом второго триггера прямой выход кото)

5 рого соединен с выходом признака окончания передачи блока и первым входом второго элемента И, выход которого соединен с первым управляющим входом коммутатора, информационный вход блока соединен с вторыми входами первого и второго элементов И, выходы которых через первый и второй, элементы задержки соответственно соединены с входом синхронизации второго регистра и вторым управляющим входом коммутатора соответственно, инверсный выход первого триггера соединен с входом установки в. "1" второго триггера, выходы второго счетчика соединены с информационными входами первого и второго регистров, выходы второго регистра соединены с информационными входами второй группы коммутатора.

1501053

1 501053

1501053

Фиг 8

Тираж 668

Подписное

ВНИИНИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101. Редактор Л .Пчолинская

Заказ 4869/45

Составитель А.Чеканов

Техред N.Äèäûê Корректор Т.Палий