Цифровой интегратор последовательного переноса

 

Изобретение относится к области автоматики и вычислительной техники и может найти применение в системах числового программного управления, а также в измерительных и вычислительных устройствах. Цель изобретения - повышение быстродействия. Устройство содержит регистр 1 управляющего кода, управляемый делитель 2 частоты, блок 3 памяти таблицы приращений, сдвиговые регистры 4, 5, элементы И 6, 8, элемент ИЛИ 7. Цель достигается за счет замены операций счета и сложения на операцию сдвига. 1 ил... С СП СЛ О5

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А1 (5D 4 G 06 F 7/64

13, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4056036/24-24 (22) 17.04.86 (46) 07,12.87. Бюл. 11 45 (71) Винницкий политехнический институт (72) А. М. Петух, А. Н. Романюк, Д. Т. Ободник и Д. Л. Дрейзис (53) 681.325(088.8) (56) Цифровые аналоги для систем автоматического управления. Под ред.

А. А. Воронова, M. Изд. АН СССР, 1960, с. 58, фиг. 38.

Авторское свидетельство СССР

У 815726, кл. G 06 F 7/52, 1981. (54) ЦИФРОВОЙ ИНТЕГРАТОР ПОСЛЕДОВАТЕЛЬНОГО ПЕРЕНОСА (57) Изобретение относится к области автоматики и вычислительной техники и может найти применение в системах числового программного управления, а также в измерительных и вычислительных устройствах. Цель изобретенияповышение быстродействия. Устройство содержит регистр 1 управляющего кода, управляемый делитель 2 частоты, блок 3 памяти таблицы приращений, сдвиговые регистры 4, 5, элементы

И 6, 8, элемент ИЛИ 7. Цель достигается за счет замены операций счета и сложения на операцию сдвига. 1 ил..

1357956 2

Из обретение отно сит ся к вычисли тельной и информационно-измерительной технике, а именно к системам авт томатического управления и может най ти применение в системах числового. программного управления, а также в измерительных и вычислительных устройствах.

Цель изобретения — повышение быстродействия интегратора.

На чертеже представлена структурная схема интегратора.

Интегратор содержит регистр 1 управляющего кода, управляемый дели тель 2 частоты, блок 3 памяти таблицы приращений, первый 4 и второй 5 сдвиговые регистры, первый элемент.

И 6„ элемент ИЛИ 7, второй элемент

И 8, вход 9 начальной установки интегратора, информационный вход 10 интегратора, входы 11 управляющего кода интегратора, выход 12 интегратора, вход 13 импульса записи интегратора.

Изрбретение реализует цифровой интегратор на основе сдвигового регистра, закон функционирования которого совершенно аналогичный закону функци онирования двоичного умножителя. Для последнего характерно следующее; а) число выходных импульсов после поступления х входных равно где а - значение цифр управляющего

1 кода, причем a; = 0 или 1; б) при сведении импульсов с выхо; дов делителя частоты двоичного умножителя в один канал не происходит наложения импульсов один на другой; в) число выходных импульсов интегратора за время Т равно т

y=f

Интегратор работает следующим образом.

Управляющее слово, определяемое числом импульсов, которые необходимо сформировать на выходе 12 интегратом

5 ра за 2 входных импульсов, поступающих на второй вход 10 интеграторов, I записывается в регистр 1 с входов 11 при импульсе на выходе. Старшие M-N где р м- х + 2

У =,, ent а

i 4< К-1

1"- О 2

1 разряды управляющего слова поступают на входы блока 3, где по указанному адресу хранится значение многоразряд ного приращения, периодически повторяющегося при формировании заданной частотно-импульсной последовательности. Импульсы-вставки, которые отсутствуют в периодически повторяющейся частотной последовательности, получаемой при циклическом сдвиге многоразрядного приращения, записанного в блоке 3, формируются И-разрядным делителем 2. При значении логического нуля на входе 9 старший разряд сдвигового регистра 4 принимает значение логической единицы, а остальные разряды регистра - значение логического нуля, При значении логического нуля на входе 9 интегратора в сдвиговый регистр 5 записывается значение информационного слова, поступающего с блока 3. При значении логической единицы на входе интегратора сдвиговые регистры 4 и 5 переключаются с режима установки в режим сдвига, причем сдвиговые регистры 4 и 5 выполняются циклическими.

Таким образом, в сдвиговом регистре 4 осуществляется циклический сдвиг логической единицы, записанной в ре жиме установки в старший разряд регистра, а в сдвиговом регистре 5 циклический сдвиг информационного слова, поступающего с блока 3 памяти. Разрядности сдвиговых регистров

4 и 5 совпадают и равны 2

В блоке 3 хранятся значения информационных слов, циклический сдвиг которых обеспечивает формирование частотно-импульсной последовательности с заданной структурной повторяемостью.

Старшие И-М разряды управляющего слова, хранящегося в регистре 1, определяют адрес соответствующего информационного слова, единичные значения которого определяются согласно выражению (- 1 р = 2 (2k-1) А; — номер разряда информационного слова, формируемого на выходе блока 3;

- номер разряда входного управляющего слова, причем — соответствует старший

М-разряд управляющего слова;

1357956

i - =2 - (М-1)-разряд управляющего слова и т.д.. (т,е. индекс

i определяет порядковый номер рассматриваемого разряда управляющего слова по отношению к его старшему разряду);

А; - равное "0" или "1", соот-. ветствует значению i-ro 10 разряда входного управляющего слова; — текущий параметр; k-1,2,3,.

Значение р выбирают с интервала

0 р М-N, Так при значении упр авля- 15 ющего слова, равном 13,д = 01101

М 5, N = 3 на выходе блока 3 формируется значение 0010. Младшие три разряда (в данном случае 101) поступают на двоичный умножитель, который 20 формирует импульсы-вставки.

Частота следования импульсов на делитель 2 меньше входной частоты импульсов, поступающих на вход 10 интегратора в 2 раз. 25

Формирование выходной частотноимпульсной последовательности осуществляется циклическим преобразованием информационного слова, поступающего с блока 3, с параллельной формы 30 в последовательную и добавлением в определенные тактовые моменты времени импульсов-вставок, формируемых двоичным умножителем.

Рассмотрим более подробно работу интегратора на числовом примере.

Пусть разрядность предлагаемого цифрового интегратора равна пяти, т ° е.

М = 5. Следовательно, за 2 тактов интегратор должен сформировать число импульсов, равное управляющему коду, подаваемому на вход 11 и хранящемуся в регистре 1 ° Например, если на вход

I 1 поступает управляющий код, равный

13, то за 32 такта предлагаемый интегратор должен сформировать тринадцать. импульсов на выходе 12„

13 „ = OllO1, Младшие три разряда управляющего кода равны 101, т.е. пяти. Зто означает, что указанные разряды принимают

35 участие в формировании пяти импульсов. Совершенно очевидно, что старшие два разряда обеспечивают форми— рование восьми импульсов (01000

s,o ) °

Сопоставим указанное с формируемой двоичным умножителем частотной последовательностью. Импульсы в.l

3-м тактах каждой группы определяются старшими двумя разрядами управля45 ющего кода 13. Их общая численность равна восьми. Импульсы в четвертом такте каждой группы определяются .младшими тремя разрядами управляющего кода. Их пять (в 1, 3, 4, 5, 50 7 группах). Указанная особенность следует из закона функционирования двоичного умножителя.

В предлагаемом интеграторе стар55 шие два разряда управляющего кода (в нашем случае 01, поскольку 13ю

= 01101) поступают из регистра 1 на блок 3, где по адресу 01 записано слово 0010. Очевидно, что цикличесВыходная последовательность предлагаемого интегратора точно должна соответствовать выходной последовательности двоичного умножителя (интегратора последовательного переноса) при том же управляющем коде. Обозначим наличие импульса в тактовый момент времени в выходной последовательности через "1", а отсутствие импульса через "О". Выходная последовательность 5-разрядного двоичного умножйтеля приуправляющем коде 13 имеет вид 00110010001100110011001000110010.

Разобьем указанную последовательность на восемь групп:

0011 0010 0011 0011 0011 0010 0011

0010 (1) Из этого следует, что укаэанные группы идентичны в течение первых трех тактов внутри каждой группы.

Зто особенность работы двоичного умножителя, поскольку импульсы в последнем снимаются с выходов обычного двоичного счетчика, причем импульсы, с выходов счетчика повторяются через строго определенные промежутки времени. Воспроизвести укаэанные группы эа исключением импульсов в четвертом такте можно путем циклического сдвига в сдвиговом регистре слова 0010.

Импульсы в четвертом такте в каждой группе последовательности (1) формируются в определенные промежутки времени.

Запишем в двоичной форме управляющий код, равный 13

1357956

Формула изобретения

Составитель А. Чеканов

Редактор Л. Лангазо Техред Л.Сердюкова Корректор Л. Пилипенко

Заказ 6000/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород,, ул. Проектная, 4 ким сдвигом последнего в сдвиговом регистре 5 мы полностью сымитируем работу двоичного умножителя от старших двух разрядов при управляющем коде 01101. При этом за 32 такта, т.е. за восемь полных сдвига слова

0010 мы получаем восемь импульсов.

Младшие три разряда управляющего кода (разряды 101) с регистра 1 поступают на 3-разрядный двоичный делитель, который за 32 такта входного сигнала, поступающего на вход 10 интегратора, формирует пять импульсов, поскольку управляющий код для него также равен пяти. Делитель 2 должен формировать для каждой группы из четырех импульсов импульс,, совпадающий во времени с четвертым импульсом в группе (1). Очевидно, что входная частота для делителя 2 должна быть ниже частоты импульсов на входе 10 интегратора и входе сдвига регистра

5 в четыре раза, поскольку делитель

2 формирует один импульс для группы иэ четырех импульсов, формируемых на выходе сдвигового регистра 4. Это в свою очередь и определяет разрядность делителя 2, равную трем, по" скольку последний формирует пять импульсов (для рассматриваемого примера) для восьми групп (8 = 32:4).

Дня того, чтобы просинхронизиро-, вать время формирования импульсов двоичным делителем 2 к началу четвертого импульса, в рассмотренных группах (1) вводится сдвиговый регистр 4 и элемент 8.

Цифровой интегратор последовательного переноса, содержащий М-разрядный регистр управляющего кода (М— разрядность управляющего слова), управляемый делитель частоты, причем входы управляющего кода интегратора соединены с информационными входами

5 регистра управляющего кода, вход синхронизации которого соединен с входом импульса записи интегратора, выходы младших разрядов регистра управляющего кода соединены с управляющими входами управляемого делителя частоты, отличающийся тем, что, с целью повышения быстродеиствия, он содержит блок памяти таблицы приращений, два сдвиговых регистра, два элемента И, элемент

ИЛИ, причем информ щионный вход интегратора соединен с входами синхронизации первого и второго сдвиговых регистров и первым входом первого элемента И, выхбд которого соединен с первым входом элемента ИЛИ, выход которого .соединен (. BblxopoM HHTåãðàтора, вход начальной установки интегратора соединен с управляющими входами первого и второго сдвиговых регистров, выход старшего разряда первого сдвигового регистра соединен с информационным входом младшего разряда первого сдвигового регистра, первым входом второго элемента И и информационным вхоцом управляемого делителя частоты, выход которого соединен с вторым входом второго элемента И, выход которого соединен с

35 вторым входом элемента ИЛИ, выходы старших разрядов регистра управляющего кода соединены с адресными входами блока памяти таблицы приращений, выходы которого соединены с ин4 формационными входами второго сдвигового регистра, выход старшего разряда которого соединен с информационным входом младшего разряда этого же регистра и вторым входом первого элемента И.