Устройство для решения интегральных уравнений

 

Изобретение относится к вычислительной технике и может быть ис пользовано как специализированный вычислитель для решения слабосингулярных интегральных уравнений. Цель изобретения - расширение функциональных возможностей за счет решения уравнений со слабосингулярным ядром. Устройство содержит регистр 1 верхней границы интегрирования, пер вый блок 2 сравнения, регистр 3 величины шага, первый блок А элементов И, первьш накапливакщий сумматор 5, вто

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51}4 G 06 Р 7/64

/rA

- с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTÎPCÊOMÓ СВИДЕ ГЕПЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ

ПРИ ГКНТ СССР (21) 4238061/24-24 (22) 04.05.87 (46} 23.12.88. Бюл. 11 47 (71) Ташкентский политехнический институт им. А.P.Áèðóíè и Институт проблем моделирования в знергетике

АН УССР (72) А.Ф.Зерлань, Б.Б.Абдусатаров, Д.Д.Иансуров, И.А.Акбаров, А,Ц.Шакамалов и N.И.Каримов (53) 681.321 (088.8) (56) Авторское свидетельство СССР

У 1290311, кл. 6 06 F 7/64, 1987.

Авторское свидетельство СССР

9 1099755, кл. G 06 F 15/32, 1985.

„„SU„„1446619 А I (54} УСТРОЙСТВО ДНЯ РЕШЕНИЯ ИНТЕгРАЛЬНЫХ УРАВНЕНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано как специализированный вычислитель для решения слабосингулярных интегральных уравнений. Цель изобретения — расширение функциональных возможностей за счет решения уравнений со слабосингулярньи ядром. Устройство содержит регистр верхней границы интегрирования, первый блок 2 сравнения, регистр 3 величины шага, первый блок 4 элементов И, первый нака ливаюший сумматор 5, вто14466 рой блок 6 элементов И, функциональный преобразователь 7, третий блок 8 элементов И, первыи элемент ИЛИ 9, четвертый блок 10 элементов И, блок

11 элементов ИЛИ, блок 12 памяти, элемент И 13, элемент 14 задержки, второй элемент ИЛИ 15, пятый блок 16 элементов И, второй накапливающий сумматор 17, шестой блок 18 элементов И, второй блок сравнения 19, первый блок элементов НЕ 20, первый комбинационный сумматор 21, блок 22 возведения в степень, второй комби19 национный сумматор 23, регистры 24, 25 первого и второго параметров, блок

26 вычисления обратной величины, первый умножитель 27, третий накапливающий сумматор 28, второй умножитель

29, второй блок элементов НЕ 30,седьмой блок 31 элементов И, третий комбинационный сумматор 32, блок 33 деления, регистр 34 третьего параметра, блок 35 синхронизации. Цель достигнута за счет замены исходного уравнения эквивалентным и решением его квадратурным методом. 1 ил.

Изобретение относится к цифровой вычислительной технике и может быть использовано как специализированное вычислительное устройство для решения задачи автоматизации экспериментальных исследований на основе реализации слабосингулярных интегральных уравнений.

Цель изобретения — расширение функциональных возможностей за счет решения уравнений со слабосингулярным ядром.

На чертеже показано предлагаемое устройство.

Устройство состоит из регистра 1 верхней границы интегрирования, первого блока 2 сравнения, регистра 3 величины шага, первого блока элементов И 4, первого накапливающего сумматора 5, второго блока элементов И

6, функционального преобразователя 7, третьего блока элементов И 8, первого элемента ИЛИ 9, четвертого блока элементов И 10, блока элементов ИЛИ

11, блока 12 памяти, элемента И 13, элемента 14 задержки, второго элемента ИЛИ 15, пятого блока элементов

И 16, второго накапливающего сумматора 17, шестого блока элементов И

18, второго блока 19 сравнения, первого блока элементов НЕ 20, первого комбинационного сумматора 21, блока

22 возведения в степень, второго комбинационного сумматора 23, регистра

24 первого параметра, регистра 25 второго параметра, блока 26 вычислений обратной величины, умножителя 27, 2 третьего накапливающего сумматора 28, умножителя 29, второго блока элементов НЕ 30, седьмого блока элементов

И 31, третьего комбинационного сум5 матора 32, блока 33 деления, регистра

34 третьего параметра и блока 35 синхронизации, выполненного в виде по следовательно соединенных тактового генератора 36, счетчика 3? импульсов

10 и дешифратора 38.

Устройство решает сингулярное интегральное уравнение Вольтерра второго рода !

5 у() + ) у(8)ДВ=У(), (1) .1

0 где 0 (() 1 — некоторое реальное число ;

f (e) — известная функция, y(t) — неизвестная функция;

K(t) =

1/(t-$) — сингулярное ядро интег0( рального уравнения, которое несет информацию

25 об исследуемом объекте.

Непосредственное применение метода квадратурных формул для решения интегрального уравнения типа (1), которое является сингулярным, исклю30 чается.

Поэтому уравнение (1) преобразовано к виду ь

y(t)+ f „y(S)dS=f(t), (г) где - параметр внутренней регуляризации. Как видно из выражения (2), 14466 на основе применения параметра регуляриэации (1 получено интегральное уравнение с регулярным ядром, которое допускает непосредственное применение метода квадратурных формул.

Расчетные выражения, полученные при этом на основе метода квадратурных формул, имеют вид

10 у(о) = f (o) 15 (3) 40

Задача определения параметра регуляризации р является сложной и 20 трудоемкой. Для определения значения р существует ряд способов. Среди них способ модельных примеров является эффективным средством решения интегральных уравнений Вольтерра, 25

Перед началом работы устройства в регистр 1 заносится величина верхней границы интегрирования, в регистр 3 заносится величина шага, в регистр 24 заносится величина пара" 30 метра ()(, в рсгистр 25 заносится величина регуляриэирующего параметра в регистр 34 заносится величина

1 + —, 3

Устройство начинает функционировать с момента подачи команды запуска на вход тактового генератора.

Последовательность импульсов, вырабатываемая тактовым генератором, поступает на вход счетчика импульсов, который работает в режиме суммирования с модулем равным пяти. Кодовая комбинация с выхода счетчика анализируется дешифратором 38, ко- 45 торый вьщеляет каждый тактовый импульс на один иэ своих пяти выходов циклически с модулем, определяемая счетчиком 37. Частота и скважность импульсов тактового генератора опре- 50 деляется длительностью вычислительных процессов, происходящих эа один такт.

Рассмотрим i-й цикл работы устройства. В первом такте по сигналу управления с шины 43 .дешифратора 38 в первом блоке 2 сравнения выполняется сравнение переменной t с верх" ней границы интегрирования, в функ19

4 циональном преобразователе 7 вычисляется значение функции f(t;), во втором блоке 19 сравнения выполняется сравнение переменной t; с переменной t на выходе блока 22 возведения в степень устанавливается величина (t -C ) "..

Во втором -акте по сигналу управления с шины 39 дешифратора 38 на выходе второго комбинационного сум" матора 23 устанавливается величина ()+(t;-t. )", а на выходе блока 2Ь вычисления обратной величины уста-навливается величина 1/p+(t;-t)} .

В третьем такте по сигналу управления с шины 40 дешифратора 38 в накапливающих сумматорах 5 и 17 вычисляются следующие значения соответственно переменных ; H t, а на выходе умножителя 29 устанавливается величина y(t ;)/(+(t t;) (. В четвертом,такте по сигналу уйравления с )))ины 41,п шифратора 38 величина y(t;)/

/p+(t t ) " сумиируется с содержимым ( третьего накапливающего сумматора 28, а на выходе умножителя 27 устанавли1 вается величина h X. y(t )/p+(t;-t. } .

В пятом такте по сигналу управления с шины 42 дешифратора 38 срабатывает третйй комбинационный сумматор 32, ка его выходе устанавливается величина (- )

) (t,)=((t,)-hh — r ) (h ).

)--о P+ i; -С с )

На выходе блока 33 деления устанавливается величина

y(t;)= — (((t;)-h 2 y(t )), 1+— (Ъ которая записывается в блок 12 памяти магазинного типа.

Формула изобретения

Устройство для решения интегральных уравнений, содержащее регистр величины шага, первый накапливающий сумматор, функциональный преобразователь, -первый умножитель, первый блок элементов НЕ и блок синхронизации, причем выходы регистра величины шага соединены с входами первого сомножителя первого умножителя, выходы которого соединены с входами первого блока элементов НЕ, первый и второй вы5 14466 ходы блока синхронизации соединены соответственно с входами синхронизации регистра величины шага и первого умножителя, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет решения уравнений со слабосингулярным ядром, в него введены регистр верхней границы интегрирования, два блока сравнения, семь блоков элементов

И, второй и третий накапливающие сумматоры, два элемента ИЛИ, блок элементов ИЛИ, блок памяти, элемент И, элемент задержки, второй блок эле l5 ментов НЕ, блок возведения в степень, регистры первого, второго и третьего параметров, блок вычисления обратной величины, второй уиножитель, блок деления и три комбинационных сумматора, причем выходы регистра величины шага соединены с информационными входами первого блока элементов И, 20 выходы которого подключены к информа25 ционным входам первого накапливающего сумматора, выходы которого соедииены с информационными входами второго блока элементов И, выходы которого подключены к входам первого слагаемого первого комбинационного сумматора, входам первых групп первого и

30 второго блоков сравнения, входам первого элемента ИЛИ и входам функционального преобразователя, выходы которого соединены с информационными входами третьего и четвертого блоков элементов И, выходы регистра величины шага соединены с информационными

35 входами пятого блока элементов И, вымножителя второго умножителя, выходы ходы которого соединены с информаци- 40 онными входами второго накапливающего сумматора, выходы которого соединены с информационными входами шестого блока элементов И, выходы которого соединены с входами второй группы второго блока сравнения и выходами второго блока элементов НЕ, выходы которого подключены к входам второго слагаемого первого комбинационного сумматора, выходы которого соединены с входами основания блока возведения в степень, выходы которого подключены к входам первого слагаемого второго комбинационного сумматора, выходы которого подключены к

55 информационным входам блока вычисления обратной величины, выходы которого подключены к входам первого со19 6 которого подключены к информационньпч входам третьего накапливающего сумматора, выходы которого подключены к входам второго сомножителя первого умножителя, выходы второго блока элементов НЕ подключены к информационным входам седьмого блок» элементов И, выходы которого подключены к входам первого слагаемого третьего комбинационного сумматора, выходы которого подключены к входам делимого блока деления, выходы которого соединены с выходами устройства и входами первой группы блока элементов ИЛИ, выходы которого соединены с информационными входами блока памяти, выходы которого соединены с входами второго сомножителя второго умножителя, выходы регистра верхней границы интегрирования соединены с входами второй группы первого блока сравнения, первый выход которого соединен с выходом индикации окончания вычислений устройства, а второй выход подключен к управляющему входу третьего блока элементов

И, выходы которого подключены к входам второго слагаемого третьего комбинационного сумматора, первый выход второго блока сравнения соединен управляющими входами первого блока элементов И, второго накапливающего сумматора и седьмого блока элементов. И, а также первым входом элемента И, выход которого через элемент задержки соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу синхронизации блока памяти, выход первого элемента ИЛИ соединен с управляющим входом четвертого блока элементов И и вторым входом второго элемента ИЛИ, выходы регистров первого, второго и третьего параметров соединены с входами показателя степени блока возведения в степень, входами второго слагаемого второго комбинационного сумматора и входами делимого блока деления соответственно, первый выход блока синхронизации соединен с входом синхронизации второго умножителя, второй выход блока синхронизации соединен с входом синхронизации третьего накапливающего сумматора, третий выход блока синхронизации соединен с входами синхронизации регистра верхней границы интегрирования, блока возведения в степень, регистра перСоставитель А.Чеканов

Редактор А.Ворович Техред Л.Олийнык Корректор М. Мак симишинец

Заказ 6748/53 Тираж 704 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

11.3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 вого параметра и управляющими входами второго и шестого блоков элементов И, четвертый выход блока синхронизации.соединен с входами синхронизации регистра параметра и блока вычисления обратной величины, пятый выход блока синхронизации соединен с входами синхронизации блока деле4466(9 8 ния и регистра третьего параметра, управляющим входом седьмого. блока эл еме н тон И и в торым входом эл емента И, входы верхней границы интегри5 рования, величины шага, первого, второго и третьего параметров устройства соединены с информационными входами соответствующих регистров.