Устройство для обмена данными между процессором и периферийными устройствами
Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении вычислительных многопроцессорных систем и устройств управления контрольно-сигнальных управляющих систем. Целью изобретения является сокращение аппаратурных затрат. Цель достигается тем, что в устройство, содержащее блок памяти команд, коммутатор управляющих линий и два элемента И-НЕ, введены триггер цикла и коммутатор информационной шины. 10 ил.
СОЮЗ СОВЕТСНИХ. . СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН 58 4 G 06 F 13/24
ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4375359/24-24 (22) 15.12 ° 87 (46) 15.08.89. Бюл. № 30 (71) Специальное конструкторское бюро "Виброприбор" (72) А,А.Вяльшин и М,И.Недужко (53) 681 325(088.8) (56) Авторское свидетельство СССР
¹ 1167615, кл, С 06 F 13/24, 1983.
Авторское свидетельство СССР № 1418727, кл. G 06 F 13/24, 1987. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ
МЕЖДУ ПРОЦЕССОРОМ И ПЕРИФЕРИЙНЫМИ
УСТРОЙСТВАМИ
Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении вычислительных многопроцессорных систем и устройств управления контрольно-измерительных управляющих систем.
Цель изобретения — сокращение аппаратурных затрат устройства.
На фиг. 1 представлена блок-схема устройства; на фиг. 2 — блок-схема процессора с параллельными внутренними шинами адреса и данных; на фиг. 3 — блок-схема процессора с мультиплексируемой шиной данных; на фиг. 4 — блок-схема периферийного устройства ввода, поясняющая алгоритм приема информации из периферийного устройства в процессор; на фиг ° 5— блок-схема периферийного устройства вывода, поясняющая алгоритм записи информации из процессора в периферийное устройство; на фиг. 6 — блоксхема соединения, например, двух устÄÄSUÄ„1501078 A 1
2 (57) Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении вычислительных многопроцессорных систем и устройств управления контрольно-сигнальных управляющих систем. Целью изобретения является сокращение аппаратурных затрат. Цель. достигается тем, что в устройство, содержащее блок памяти команд, коммутатор управляющих линий и два элемента И-НЕ, введены триггер цикла и коммутатор информационной шины, 1О ил. ройств в систему; на фиг. 7 — блоксхема арбитра шин при включении в систему двух устройств; на фиг ° 8— диаграммы, поясняющие работу арбитра шин; на фиг. 9 — диаграммы, поясняющие работу устройства в системе; на фиг. 10 — алгоритм программы ввода и вывода информации из процессора в системные периферийные устройства, Устройство содержит формирователь
1 синхросигналов, процессор 2, ин.формационную и адресную 4 шины процессора, линию 5 "Чтение памяти", линию 6 "Чтение" и линию 7 "Запись" процессора, блок 8 памяти команд, первый элемент И-НЕ 9, триггер 10, коммутатор (буфер) 11 информационной шины процессора, коммутатор (буфер)
12 линий управления, второй элемент
И-HE 13, информационный выход 14 устройства, выход 15 "Чтение" и выход
16 "Запись" устройства, выход 17
Запрос шин", вход 18 "Готовность
3 15010 шин", вход 19 прерывания процессора
2 и вход 20 синхронизации процессора.
Процессор 2 при выполнении (фиг.2) на базе микропроцессора с раздельными 5 шинами адреса и данных (например, на
БИС K580BY80) содержит тактовый вход
2.1, микропроцессор 2.2, информационную шину 2 ° 3, линии 2,4 управления и системный контроллер 2,5 (например, БИС К580ВК28).
При выполнении (фиг. 3) на базе однокристальной ЭВМ (например, на
БИС К1816ВЕ48), имеющей мультиплексную шину адреса и данных, процессор 15
2 содержит тактовый вход 2.1, ЭВМ
° 2.2, линию 2.3 синхронизации адреса и регистр 2,4 адреса (например, К589ИР12).
Периферийное устройство ввода 20 состоит из дешифратора 21 адреса, триггера. 22, элемента ИЛИ 23., коммутатора (буфера) 24, одновибратора
25 и информационных линий .26.
Периферийное устройство вывода (фиг, 5). содержит триггер 27, элемент ИЛИ 28, коммутатор (буфер) 29, одновибратор 30, дешифратор 31 адреса и информационные линии 32.
Система из двух процессоров (фиг, 6) состоит из процессоров 33 и 34, устройств 35 и 36 ввода и вывода, арбитра 37 шин, включающего, например, триггеры 38-40, элементы
И 41 и 42, элементы И-НЕ 43 и 44, элементы ИЛИ 45 и 46, элементы,НЕ 47 и 48,ограничительный резистор 49 и накопительный конденсатор 50.
Устройство работает следующим образом. 4О
В исходный момент времени от схемы предустановки (на схеме не показано) процессор 2 устанавливается в состояние, при котором адрес первой выбираемой команды является начальным адресом программы его работы.
Под действием синхросигналов, .поступающих от формирователя 1 в процессор 2, последний начинает в каждом машинном цикле вырабатывать сигнал на линии 5 (импульс нулевого уровня), который совместно с кодовой комбинацией, устанавливаемой процессором .2 на адресной шине 4 и поступающей на адресные входы блока 8
55 памяти, По этому сигналу процессор
2 считывает код текущей команды, выдаваемой из соответствующей ячейки блока памяти 8 на информационную
78 шину 3. Код команды дешифрируется внутри процессора 2 и если это команда ввода или вывода информации из процессора 2 в периферийное устройство, то осуществляется соответствующий цикл "Чтение" или "Запись".
Цикл Чтение" осуществляется следующим образом.
С выхода процессора 2 на линию б выдается импульс отрицательной полярно оти (сигнал переходит из единичного уровня в нулевой и обратно в единичный), который через элемент
И-НЕ 9 поступает на вход триггера 10 на первый вход элемента И-НЕ 13 и на выход 17. В триггер 10.записывается информация о готовности шин системы, Если шины были не готовы (на входе 18
"Готовность шин" сигнал нулевого уровня), то в триггер 10 записывается сигнал нулевого уровня, который поступает на вход элемента И-НЕ 13 и запирает его, а также поступает на вход 19 прерывания процессора.При этом. буфер 11 информационной шины, установленный сигналом "Чтение" на линии б на ввод информации с информационного выхода 14 на информационную шину 3, и буфер 12 выбраны не будут.
После окончания цикла (холостого) чтения процессор 2 по сигналу на входе прерывания переходит к обработке прерывания — внутренйий счетчик команд процессора 2 уменьшает свое содержимое на единицу и цикл "Чтение" повторяется, Триггер 10 установлен в единичное состояние первым сигналом на линии 5, цикл "Запись" аналогичен циклу
"Чтение", только буфер 11 устанавливается на пропускание информации с информационной шины 3 на информационный выход 14, В случае готовности системных шин (сигнал единичного уровня на входе
18) единичные сигналы с выходов элемента И-НЕ 9, триггера 10 и входа 18 поступают на входы элемента И-НЕ 13, выходной сигнал которого разрешает выборку буферов 11 и 12. Происходит обмен информацией между процессором
2 и системным. периферийным оборудованием.
На фиг. 4 приведена схема системного устройства ввода, .поясняющая алгоритм функционирования процессора 2 в режиме приема информации, 501078 е адресе; t — момент выдачи информационного сообщения; t> — момент запроса шик вторым процессором, .t< момент выдачи информации о адресе;
5 — момент выдачи информационного
5 сообшения.
На фиг, 9 приведена диаграмма работы процессора 2 в системе, где
t — момент выдачи информации о адресе (момент запроса шин, так как шины не готовы, эпюра "б"); t — момент установки готовности шин (в холостом цикле); t — момент установки триггера 10 (фиг. 1); t> — момент выдачи повторной икформации об адресе; „ - мдмент выдачи икформационного сообщения; ty — захват шин другим процессором; t< — запрос шин при занятых шинах.
На фиг, 10 приведен алгоритм функционирования устройства при вводе и выводе информации. Приняты обозначения: A(— формирование адреса устройства вывода во внутреннем регистре формирователя 1; А — формирование .во внутреннем регистре процессора .2 данных, подлежащих передаче в устройство вывода; A> — выдача на инфор0 мационную шину процессора содержимого формирователя 1, сопровождая их сигналом 113апись" на линии Запись процессора; А4 — анализ наличия прерыванияя, е сли прерывание е с ть, то
5 переход к позиции 2; А — выдача на информационную шину процессора содержимого регистра процессора 2, сопровождая их сигналом "Чтение" на линии "Чтение" и процессора; А6—
0 формирование адреса устройства ввода во внутреннем регистре процессора;
A> — выдача на информационную шину процессора содержимого регистра формирователя 1, сопровождая их сигналом
Запись" на линии "Запись" процессора; А8 — анализ наличия прерывания, если прерывание есть, то переход к позиции 7; A — прием информации из устройства ввода, сопровождая прием сигналом "Чтение" на линии Чтение" процессора.
На первом этапе процессор 2 выставляет на информационном выходе устройства 14 кодовую комбинацию, соответствующую адресу системного периферийного устройства, которая поступает на дешифратор 21. В случае совпадения кодовой комбинации с адресом устройства, на выходе дешифратора
21 устанавливается сигнал нулевого уровня, который сигналом "Запись", поступающим ка синхровход триггера
22 с выхода 16 "Запись" устройства, записывается в триггер 22. Сигнал нулевого уровня с выхода триггера 22 поступает на вход элемента ИЛИ 23.
На втором этапе процессор 2 осуществляет чтение информации, выставляя при этом на выходе 15 "Чтение" устройства сигнал нулевого уровня, который поступает на вход элемента
ИЛИ 23 и устанавливает на его выходе сигнал нулевого уровня, который поступает на вход выбора буфера 24 и отпирает его. Информация с линии 26 периферийного устройства через буфер
24 выдается на информационный выход устройства 14, При окончании действия сигнала на выходе 15 — переход с нулевого уровня в единичный, сигнал аналогичного уровня с выхода элемента ИЛИ 23 поступает на одновибратор 25, который вырабатывает импульс, поступающий с его выхода на установочный 3 вход триггера 22 и устанавливает последний в единичное состояние.
Цикл обмена окончен.
На фиг. 5 приведена схема скстемного устройства вывода, поясняющая 4 алгоритм функционирования процессора 2 в режиме вывода информации.
Первый этап работы схемы аналогичен описанному.
Устройство для обмена данными
55 между процессором и периферийными устройствами, содержащее блок памяти кбманд, группа адресных входов и группа выходов которого являются
Второй этап отличается тем, что на вход элемента ИЛИ 28 поступает сигнал с выхода 16 "Запись" устройства и направление передачи информации через буфер 29 противоположное, Запись в триггер 27 информации производится переходом сигнала на его синхровходе из нулевого уровня в единичный, На фиг, 8 приведены диаграммы работы арбитра ший совместно с процессорами, где t — исходный момент времени; t< — момент запроса шин первым процессором и выдачи информации о
Формула изобретения
1501078 соответствующими группами входов и выходов устройства для подключения соответственно, к выходной адресной шине процессора и двунаправленной информационной шине процессора, коммутатор линий управления, первый и второй информационные входы и первый и второй выходы которого являются соответствующими входами и выхода- 10 ми устройства для подключения к выходным линиям "Чтение" и "Запись" процессора и входам "Чтение" и "Запись" периферийных устройств, первый элемент И-НЕ, выход которого соединен с первым входом второго элемента
И-НЕ, выходом соединенного с управляющим входом коммутатора управляющих сигналов, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурйых затрат устройства, в него введены Фриггер цикла и коммутатор информационной шины, причем первый и второи информационные входы-выходы коммутатора информационной шины яв- 25 ляются соответствующими входами-выходами устройства для подключения к двунаправленным информационным шинам процессора и периферийных устройств, синхровход триггера цикла соединен с выходом первого элемента
И-НЕ, первый и второй входы которого соединены соответственно с входами устройства для подключения к выходным линиям "×òåíèå" и Запись" процессора, а выход является выходом устройства для подключения к входам Запрос шин" периферийных устройств, информационный вход триггера цикла является входом устройства для подключения к выходам "Готовность шин" периферийных, устройств и соединен с вторым входом второго элемента И-HF. третьим входом и выходом подключенного соответственно к выходу триггера цикла и входу выборки коммутатора информаци" онной шины, управляющий вход которого соединен с входом устройства для подключения к выходной линии "Чтение" процессора, вход выборки блока памяти команд является входом устройства для подключения к выходной линии
"Чтение памяти" процессора и соединен с установочным входом триггера цикла, выход которого является выхо- дом устройства для подключения к вхо" ду прерывания процессора, о о я
1 501 078! 50! 078
1501078
Составитель В.Вертлиб
Редактор JI.Ï÷îëèíñêàÿ Техред 11.Õoäàíè÷ Корректор З.Лончакова
Заказ 4870/46 Тираж бб8 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", г, Уя<город, ул. Гагарина, 101
