Устройство для коррекции ошибок в блоках памяти с последовательным доступом

 

Изобретение относится к вычислительной технике, а именно к устройствам для коррекции ошибок в запоминающих устройствах (ЗУ) с последовательным доступом. Целью изобретения является упрощение устройства и повышение быстродействия за счет обеспечения кодирования информации при записи ее в ЗУ. Устройство для коррекции ошибок в ЗУ с последовательным доступом содержит блок обнаружения ошибок 1, блок памяти адресов ошибок 2, блок памяти кода ошибки 3, буферный блок памяти 4, счетчик 5, блок выбора адреса 6, формирователь сигналов обращения 7, блок коррекции 8, шинный формирователь 9, блок сравнения 10, элемент ИЛИ 11, кодер 12, первый 13 и второй 14 коммутаторы и первый 15 и второй 16 сдвиговые регистры. Введение в устройство кодера шинного формирователя, второго сдвигового регистра и второго коммутатора позволяет реализовать функции кодирования и декодирования в одном устройстве. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АатОРСнОМ СвидЕ яльствм

2 (54) УСТРОЙСТВО ДЛЯ КОРРЕЩИИ ОШИБОК

В БЛОКАХ ПАМЯТИ С ПОСЛЕДОВАТЕЛЬНЫМ

ДОСТУПОМ (57) Изобретение относится к вычислительной технике, а именно к устройствам для коррекции ошибок в запоминающих устройствах (ЗУ) с последовательным доступом. Целью изобретения является упрощение устройства и повышение его быстродействия за счет обеспечения кодирования информации при записи ее в ЗУ. Устройство для коррекции ошибок в ЗУ с последовательным доступом содержит блок обЮ

CO

1gh

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО. ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1. (21) 4353519/24-24 (22) 30.12.87 (46) 23.09.89. Бюл. № 35 (71) Московский энергетический институт (72) И.Н.Андреева, Г.А.Бородин и И.В.Василькевич (53) 681 ° 327.6(088,8) (56) Хетагуров Я.А., Руднев Ю.П. Повышение надежности цифровых устройств методами избыточного кодирования.

- М.: Энергия, 1974, с.71.

Авторское свидетельство СССР

¹ 1372366, кл. G 11 С 29/00, 1988 °

ÄÄSUÄÄ 1530034 А1 рой 14 коммутаторы и первый 15 и второй 16 сдвиговые регистры. Введение в устройство кодера шинного формирователя, второго сдвигового регистра и второго коммутатора позволяет реализовать функции кодирования и декодирования в одном устройстве.

5 ил.

1510014 наружения ошибок 1, блок памяти адресов ошибок 2, блок памяти кода ошибки 3, буферный блок памяти 4, счетчик 5, блок выбора адреса 6, фор5 мирователь сигналов обращения 7, блок коррекции 8, шинный формирователь 9, блок сравнения 10, элемент

ИЛИ 11, кодер 12, первый 13 и втоИзобретение относится к вычисли" тельной технике, а именно к устройствам коррекции ошибок в запоминающих устройствах (ЗУ) с последовательным доступом, и может быть использовано для повышения надежности за счет, исправления пакетных ошибок.

Цель изобретения — упрощение устройства для коррекции ошибок и повышение его быстродействия за счет обеспечения кодироьания информации при записи ее в ЗУ с последовательным доступом, На фиг.1 представлена структурная схема устройства; на.фиг.2 — структурная схема кодера; на фиг.3 структурная схема формирователя сигналов обращения; на фиг.4 — структурная схема второго сдвигового регистра; на фиг.5 — структурная схема блока сравнения.

Устройство для коррекции ошибок в блоках памяти с последовательным доступом (фиг. 1) содержит блок 1 обнаружения ошибок, блок 2 памяти адресов ошибок, блок 3 памяти кода ошибки, буферный блок 4 памяти, счетчик 5, блок 6 выбора адреса, формирователь 7 сигналов обращения, блок 8 коррекции, шинный формирователь 9, блок 10 сравнения, элемент

ИЛИ 11., кодер 12, первый 13 и второй 14 коммутаторы, первый 15 и вто" рой 16 сдвиговые регистры, информационные вход 17 и выход 18 устройства, первый синхровход 19, вход

20 начальной установки, вход 2 1 обращения, вход 22 управления режимом работы, второй синхровход 23, вход 24 записи информации в буферный блок памяти устройства, информационные входы-выходы 25 устройства,.адресные входы 26 устройства, выход 27 признака наличия ошибки и выход 28 признака некорректируемой ошибки. На фиг ° 1 представлен так15 же блок 29 запуска, содержащий инвертор 30, генератор 31 импульсов, элемент И 32 и триггер ЗЗ. Кодер 12 (фиг.2) содержит триггеры 34-51, сумматоры 52-60 по мо20 дулю два, счетчик 61, триггер 62, элементы И 63, 64 и ИЛИ 65, а также осуществляет кодирование поступающей информации в соответствии с кодом, задаваемым полиномом

Р(Х) (Х + 1) (X 4 + X + 1) (XÇ +

+X+1)=X+X+X +

+Х+Х+Х+Х+Х+ т

+ Х + 1 °

Блок 10 сравнения (фиг.5) содержит элемент И 77 и элементы 78, 79

55 сравнения на ИС К555СП1, число которых определяется разрядностью срав ниваемых кодов. Незадействованные информационные входы можно заземлить.

Количество триггеров 34-5 1 соответствует наибольшей степени Х и равно 18. Сумматоры 52-60 по модулю два расположены за теми триггерами, которые соответствуют ненулевым степеням Х.

40 Формирователь 7 сигналов обращения (фиг,З) содержит элементы И 66, 67, коммутатор 68, элемент ИЛИ-НЕ

69, инверторы 70, 71, элемент ИЛИ

72, элемент 73 задержки, формиро45 ватель 74 импульсов обращения к буферному блоку памяти, который необходимо включить на выход коммутатора 68 для приема нестандартного сигнала по входу 21.

Второй сдвиговый регистр 16 (фиг.4) содержит элемент ИЛИ 75 и регистр

76 на ИС К155ИР13.

510014

5 !

О !

55

1

Счетчик 5 можно выполнить на

ИС К155ИЕ6, блок 8 коррекции — на

ИС К155ЛП5, шинный формирователь

9 — на ИС К589АП16, сдвиговый регистр 15 — на ИС К155ИР13, коммутатор 13 — на ИС К155ЛР4, коммутатор

14 — на ИС К531КП11П. Буферный блок

4 памяти может быть реализован на

ИС ОЗУ. Вход 22 устройства управляет режимом записи-считывания в буферном блоке 4 памяти. Сигнал об-. ращения к буферному блоку 4 памяти подается от формирователя 7. Формирователь 74 импульсов обращения может быть выполнен на ИС К155АГ1, на входе которой необходимо подключить, дифференцирующую цепочку. Элемент задержки можно выполнить с использованием линии задержки типа МЛЗ или аналогичных.

Устройство работает следующим образом, Перед началом режимов кодирования и декодирования производится обнуление блоков 1, 5, 6, 7 и 1Z.

Режим кодирования включает два этапа.

На первом этапе осуществляется прием информации в буферный-блок

4 памяти. На вход 24 подается управляющий сигнал, позволяющий информации по входам-выходам 25 через шинный формирователь 9 и коммутатор 14 поступать на информационные входы буферного блока 4 памяти. На вход

22 подают сигнал управления записью в буферный блок 4 памяти. Затем, последовательно подавая коды адресов по входам 26 и синхронно с ними коды чисел по входам 25, а также сигнал обращения от блока 7, производится запись информации в буферный блок 4 памяти.

На втором этапе осуществляется кодирование информации в кодере 12. На входе 22 устанавливается сигнал управления считыванием из буферного блока 4 памяти. Если блок хранит . байтовые слова, то на вход 19 устройства подают синхросигналы, с помощью которых производится сдвиг считанного из блока 4 в регистр .16 .байта. Сдвигаемые разряды поступают на вход кодера 12.По окончании каждого вось-. мого импульса, поступающего по входу

19, в блоке 6 происходит изменение адреса, что позволяет обратиться к буферному блоку 4 памяти по следующему адресу. При этом в формирователе 7 сигналов обращения вырабатывается сигнал обращения, что позволяет считать очередной байт и записать его в регистр 16. Так последовательно производится считывание всего информационного блока и прохождение его через кодер 12, в результате чего образуется 18 контрольных разрядов кода. С этого момента сигналом со счетчика 61 через триггер 62 и эле— мент И 63 размыкается обратная связь в регистре, образованном триггерами

34-5 1 и сумматорами 52-60 по модулю два. Полученные контрольные разряды сдвигаются через элемент И 64 и элемент 65 на выход 18 устройства, по которому до этого прошли все информационные разряды. Таким образом, на выход устройства поступает вся информационная последовательность в последовательном коде, которая за— писывается в то или иное внешнее ЗУ.

В зависимости от быстродействия внешнего ЗУ должна быть выбрана частота импульсов на входе 19.

Режим декодирования включает два этапа.

На первом этапе осуществляет ся прием информации в буферный блок 4 памяти и обнаружение ошибок в бло— ке 1. На вход 24 подается управляющий сигнал, открывающий коммутатор

14 на передачу информации в буферный блок 4 памяти из регистра 15, шинный формирователь 9 на передачу информации из буферного блока 4 памяти через блок 8 коррекции на выходы

25. На вход 22 подают сигнал управления записью в буферный блок 4 памяти. На вход 17 от внешнего ЗУ в последовательном коде поступает ин, формация, сопровождаемая синхросигналами по входу 19. После каждого вось мого импульса производится выработка сигнала обращения к буферному блоку

4 памяти формирователем 7 сигналов обращения, а информация из регистра

15 через коммутатор .14 в параллельном коде записывается в блок 4. Затем в блоке 6 выбора адреса производится изменение адреса на .опедующий, так повторяется до тех пор, пока вся информация не будет принята в блок 4.

Одновременно информация поступает в блок 1 обнаружения ошибок. По1510014 сле того, как будут приняты все

1155 разрядов, блок 1 выработает по выходу 27 сигналы "Ошибка", "Нет ошибки", а по выходу 28 — "Корректируемая ошибка", "Некорректируемая ошибка" ° Сигнал "Ошибка" по выходу

27 запускает блок 29 запуска, который через элемент ИЛИ 11 продолжает подавать синхросигналы, частота которых может быть значительно больше. После того, как блок 1 выработает сигнал "Ошибка зафиксирована", поступающий на блок 2 и коммутатор

13, начинается этап коррекции ошибки.

На втором этапе осуществляется передача информации из буферного блока 4 памяти на выход устройства.

На входе 22 устройства устанавливается сигнал управления считыванием из блока 4. На вход 21 подаются сигналы обращения, синхронно с которыми на входы 26 подаются коды адресов, На выходе блока 4 находятся байты данных, передаваемые на выходы

25. Б случае корректируемой ошибки в блоке 10 сравнения по адресам, содержащим ошибку, вырабатываются сигналы сравнения, через коммутатор 13 коды векторов-ошибок передаются в блок 8 коррекции, где происходит поразрядное исправление ошибки. Предлагаемое устройство в режиме коррекции работает аналогично известному.

Таким образом, путем введения четырех новых блоков и изменения конструкции двух известных обеспечено расширение функциональных возможностей предлагаемого устройства за счет реализации процедуры кодирования информации. Это создает положительный технический и экономический эффект. Последнее достигается за счет того, что реализация отдельного кодера привела бы к увеличению аппаратных затрат примерно в 1,7 раза, тогда как изменение конструкции связано лишь с 207.-ным увеличением аналогичных затрат. 50

Формула изобретения

- Устройство для коррекции ошибок в блоках памяти с последовательным 55. доступом, содержащее блок обнаружения ошибок, блок памяти адресов ошибок, блок памяти кода ошибки, буферный блок памяти, счетчик, блок выбора адреса, формирователь сигналов обращения, блок коррекции, элемент ИЛИ,блок сравнения, первый коммутатор, первый сдвиговый регистр, причем первый управляющий вход формирователя сигналов обращения соединен с управляющим входом первого сдвигового регистра, первым управляющим входом блока выбора адреса и является первым синхровходом устройства, второй управляющий вход счетчика соединен с вторым управляющим входом блока выбора адреса, первым управляющим входом блока обнаружения ошибок и является входом начальной установки устройства, второй управляющий вход формирователя сигналов обращения является входом обращения устройства, первый управляющий вход буферного блока памяти соединен с третьим управляющим входом блока выбора адреса, третьим управляющим входом формирователя сигналов обращения и является входом задания режима работы устройства, выход формирователя сигналов обращения соединен с вторым управляющим входом буферного блока памяти, адресные входы которого соединены с выходами блока выбора адреса, адресные входы первой группы которого соединены с адресными входами формирователя сигналов обращения и выходами счетчика, адресные входы второй группы блока выбора адреса соединены с адресными входами первой группы блока сравнения и являются адресными входами устройства, выходы буферного блока памяти соединены с информационными входами первой группы блока коррекции, информационные входы второй группы которого соединены с выходами первого коммутатора, информационные входы первой и второй групп которого соединены соответственно с выходами блока сравнения и блока памяти кода ошибки, информационные входы первой и второй групп которого соответственно соединены с выходами второй группы блока обнаружения ошибок, выходами блока памяти адресов ошибок и с информационными входами второй группы блока сравнения, информационные входы блока памяти адресов ошибок соединены с выходами первой группы блока обнаружения ошибок, первый выход

1510014

J0 которого соединен с управляющим входом блока памяти адресов ошибок и управляющим входом первого коммутатора, второй управляющий вход блока обнаружения ошибок соединен с выходом элемента ИЛИ, второй вход которого является вторым синхровходом устройства, второй и третий выходы блока обнаружения ошибок являются соответственно выходом признака наличия ошибки и выходом признака некорректируемой ошибки устройства, информационный вход первого сдвигового регистра соединен с информационным входом блока обнаружения ошибок и является информационным входом устройства, о т— л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения быстродействия, оно содержит кодер, второй коммутатор, второй сдвиговый регистр, шинный формирователь, причем информационные входы буферного блока памяти соединены с выходами второго коммутатора, информационные входы первой и второй группы которого соединены с выходами соответственно первого сдвигового регистра и шинного формирователя, входы которого соединены с выходами блока коррекции, входы-выходы шинного формирователя являются информационными входами-выходами устройства, информационные входы второго .сдвигового регистра соединены с выходами буферного блока памяти, первый управляющий вход второго сдвигового регистра соединен с выходом

1ð формирователя сигналов обращения, второй управляющий вход второго сдвигового регистра соединен с первым управляющим входом счетчика и первым управляющим входом кодера, второй управляющий вход которого соединен с вторым управляющим входом счетчика, информационный вход кодера соединен с выходом второго сдвигового регистра, информационный выход кодера является информационным выходом устройства, управляющий вход второго коммутатора соединен с четвертым управляющим входом формирователя сигналов обращения, управляюg5 щим входом шинного формирователя и является сигналом записи информации в буферный блок памяти, пятый управ" ляющий вход формирователя сигналов обращения соединен с вторым управляющим входом счетчика.

1510014

Составитель Б.Чеботова

Редактор А.Мотыль Техред A.Kðàâ÷óê Корректор Т.Палий

Заказ 5822/52 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035„ Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101