Резервированное запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, в которых используется мажоритарное резервирование на уровне ячеек памяти. Цель изобретения - повышение надежности устройства. Устройство содержит блок 1 памяти, ячейки которого разделяются на четыре сегмента, регистр 2 адреса, выходной регистр 3, формирователь 4 сигнала ошибки, формирователь 5 старших разрядов адреса, блок 6 управления, блок 7 коммутаторов, блок 8 счетчиков дефектных ячеек памяти, формирователь 9 сигнала запроса. В устройстве контролируется состояние трех рабочих четвертей блока 1 памяти, фиксируются ошибки в "смежных" адресах и замещается резервной четвертью на часть блока 1 памяти, в которой число дефектных ячеек памяти превышает допустимое значение. 4 ил., 2 табл.

СОЮЗ COBETCHMX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1513526 А 1 (511 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4311839/24-24 (22) 18.08.87 (46) 07 ° 10.89. Нюл. Р 37 (72) В.И.Николаев и H.È.Êoðîëåâ (53) 681.327(088 8) (56} Электроника, 1978, М 21, с. 14.

Авторское свидетельство СССР

В 951406, кл. С 11 С 29/00, 1980, (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСTRO (57) Изобретение относится к вычислительной технике, в частности к запоминаюцнм устройствам, в которых используется мажоритарное резервирование на уровне ячеек памяти. Цель изобретения — повышение надежности ф

2 устройства. Устройство содержит блок

1 памяти, ячейки которого разделяются на четыре сегмента, регистр 2 адреса, выходной регистр 3, формирователь 4 сигнала ошибки, формирователь 5 старших разрядов адреса, блок 6 управления, блок 7 коммутаторов, блок 8 счетчиков дефектных ячеек памяти, формирователь 9 сигнала запроса. В устройстве контролируется состояние трех рабочих четвертей блока 1 памяти, фиксируются ошибки в "смежных" адресах и замещается резервной четвертью та часть блока 1 памяти, в которой число дефектных ячеек памяти превышает допустимое значение. 4 ил., 2 табл.

3 151352

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, в которых используется мажоритарное резерви- 5 рование на уровне ячеек памяти, Цель изобретения — повышение надежности устройства.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — структурная схема формирователя старших разрядов адреса; на фиг. 3 — структурная схема блока счетчиков дефектных ячеек памяти; на фиг. 4 — структурная схема блока 15 управления.

Устройство (фиг. 1) содержит блок

1 памяти, регистр 2 адреса, выходной регистр 3, формирователь 4 сигнала ошибки, формирователь 5 старших раз- 20 рядов адреса, блок 6 управления, блок 7 коммутаторов, блок 8 счетчиков дефектных ячеек памяти, формирователь 9 сигнала запроса. Устройство имеет адресный вход 10, информационный вход 11, вход 12 запуска, первый 13 и второй 14 входы задания режима, тактовый вход 15, и формащ онный выход 16, выход 17 "Неисправные разряды", выход 18 "Включение резерва", выход 19 "Разрешение считывания", выход 20 "Ошибка", выход 21 "Запрос".

Блок 7 содержит. первый 22 и второй 23 коммутаторы, Формирователь 9 сигнала запроса содержит первый 24 и второй 25 элементы И, Элемент ИЛИ 26, первый 27 и второй 28 элементы задержки. 40

Формирователь 4 сигнала ошибки содержит группу элементов НЕ 29, первый 30 и второй 31 элементы И, элемент ИЛИ 32, первый 33 и второй 34 элементы задержки, элемент НЕ 35 и триггер 36.

Формирователь 5 старших разрядов адреса имеет информационный вход 37, установочные входы 38 и 39, счетный

40 и стробируюг1ий 41 входы и выходы

42 и 43.

I группы элементов И, элементы ИЛИ 81 и 82 и элемент HE 83.

Блок 8 (фиг. 3) содержит первый

84 и второй 85 регистры ошибок, первый 86, второй 87 и третий 88 регистры сдвига, первый 89, второй 90 и третий 91 счетчики ошибок, группы элементов ИЛИ 92, элемент И-НЕ 93, первый 94, второй 95 и третий 96 элементы И.

Блок 6 управления (фиг. 4) содержит счетчик 97, первый 98 и второй

99 дешифраторы, первый 100, второй

101 и третий 102 триггеры, формирователь 103 импульсов, элементы

И 104-111, элементы ИЛИ 112-123, элементы 124-136 задержки.

Блок 1 памяти имеет емкость, превышаюцую в четыре раза необходимую для работы устройства. С помощью формирователя 5 происходит адресация необходимой четверти блока 1. Первоначально нулевая четверть блока 1 является резервной, а первая, вторая и третья используются в качестве рабочих. Причем в ячейках памяти рабочих четвертей с адресами, отличающимися двумя старшими разрядами, хранятся одинаковые данные. В нулевой резервной четверти хранится информация о наличии ошибок в "смежных" (отличающихся двумя старшими разрядами адреса) ячейках памяти рабочих четвертей блока 1. Для этого достаточно по три разряда в каждой ячеике памяти резервной четверти. Единичное значение разряда указывает ° на наличие хотя бы одного неработоспособного разряда в ячейке памяти соответствуюцей четверти.

Блок 8 осуществляет проверку считанной из олока 1 информации, производит подсчет неисправных разрядов по каждой четверти, выдает формирователю 5 номер резервной, а в дальнейшем, и неисправной четверти блока 1.

Устройство может работать в четырех режимах (табл, 1).

Таблица1

Блок 6 управления имеет входы 4450 и выходы 51-62. Блок 8 имеет входы

63-70 и выходы 71-74.

Формирователь 5 старших разрядов адреса (фиг. 2) содержит регистр 75, счетчик 76, блок 77 сравнения, t!tt<фратор 78, первую 79 и вторую 80

1 .онтрольное считывание

Запись

К.! t-. гролt ttая з atп сь

Вход 13 Вход 14 Режим работы

0 Считывание

1513526

4С

55

Запись. Данный режим работы задается единичным сигналом на входе

13 и нулевым сигналом на входе 14 устройства. На третьем выходе дешифратора 98 блока 6 управления присутствует единичный сигнал, который открывает элемент И 106. Триггер 101 находится в единичном состоянии, поэтому группа 79 элементов И формирователя 5 старших разрядов адреса открыта.. При нулевом состоянии регистра 75 состояние выходов 43 формирователя 5 определяется состоянием счетчика 76, иначе состояние счетчика 76, совпадающее с содержимым ре. гистра 75, замещается кодом "00" на выходе 43 формирователя 5. На управляющий вход блока 7 с входа 14 уст- ройства поступает нулевой сигнал, следовательно, на информационный вход блока 1 будет поступать информация с информационного входа 11 устройства. По входу 10 поступает код адреса, а по входу 11 - информация для записи.

С приходом на вход 12 импульса запуска адрес запоминается в регистре

2 адреса и в нулевое состояние устанавливаются счетчик 76, регистры 3, 84 и 88, триггеры 36 и 102. Импульс запуска поступает через открытый элемент И 106, элементы ИЛИ 113, 117 и 119, элемент 136 задержки на вход

40 формирователя 5 старших разрядов адреса и переключает счетчик 76 в состояние "01", на выходе 43 формирователя 5 устанавливаются старшие разряды кода адреса. Импульс запуска с выхода элемента ИЛИ 117 через элемент 135 задержки, который. задает время формирования старших разрядов кода адреса, и элемент ИЛИ 123 с выхода 54 блока 6 управления поступает на управляюций вход блока 1. При этом происходит запись информации с информационного входа 11 устройства по адресу, соответствующему поданно1 му на адресные входы блока 1 кода адреса от регистра 2 и формирователя .

5 старших разрядов адреса.

После завершения первого цикла записи происходят аналогично последовательно второй и третий циклы записи, определяемые элементами 129 и 130 задержки. При этом счетчик 76 переключается соответственно в. состояния

"10" и "11", формирователь 5 формы= рует старшие разряды кода адреса и информация с входа 11;записывается в соответствуюцие "смежные" ячейки рабочих четвертей блока памяти. На этом режим Запись" заканчивается.

Считывание. Данный режим работы задается нулевыми сигналами на входах 13 и 14 устройства. На первом вы-. ходе дешифратора 98 блока 6 унравления присутствует единичный сигнал, который через элемент ИЛИ 112 открьгвает элемент 104, и триггер 101 находится в единичном состоянии, поэтому группа 79 элементов И формирователя 5 старших разрядов адреса открыта. При нулевом состоянии регистра 75 состояние выходов 43 формирователя 5 определяется состоянием счетчика 76, иначе состояние счетчика

76, совпадающее с состоянием регистра 75, замещается кодом "00" на выходе 43 формирователя 5.

В блок 1 любым способом записывается информация, причем в каждых трех

fl t1 смежных адресах рабочих четвертей информация одинакова..

По входу 10 поступает код адреса.

С приходом на вход 12 импульса saпуска адрес запоминается в регистре 2 адреса и устанавливаются в нулевое состояние счетчик 76, регистры 3,8488 и триггеры 36 и 102. Импульс запуска поступает через открытый элемент И 104, элементы ИЛИ 115 и 119 на вход 40 формирователя 5 старших разрядов адреса и переключает счетчик 76 в состояние "01". Аналогично, как и в режиме записи, на выходе формирователя 5 формируются старшие разряды кода адреса, после чего через интервал времени, определяемый элементом 132 задержки, с выхода 53 блока 6 управления на управляющий вход блока 1 поступает сигнал разрешения считывания. При этом происходит считывание ранее записанной информации по адресу, соответствующему поданному на адресные входы блока 1 адреса от регистра 2 и формирователя 5. Считанная информация записывается в регистр 3, каждый разряд которого представляет собой, напри- мер, двухразрядный счетчик. В зависимости от содержимого считанной информаНии младший разряд каждого двухразрядного счетчика переключается илй не переключается.

1513526

После завершения первого цикла считывания из блока 1 происходит повторное обрацение к нему через интервал времени, задаваемый элементом 124

5 задержки блока б управления. При этом счетчик 76 переключается в состояние

"10", на выходе 43 формирователя 5 формируется очередной номер четверти и по-сигналу разрешения считывания с выхода 53 блока б управления из

"смежной" ячейки блока 1 сосчитывается инАормация, которая поступает на входы регистра 3.

Далее возможны два варианта функционирования устройства.

1. ИнАормация при первом и втором обрацении совпадает. В этом случае . после второго обрацения на каждом из мпадших разрядов двухразрядных счет- 20 чиков регистра 3 устанавливается состояние логического "0". Этот сигнал от всех разрядов регистра 3 поступает на инАормационные входы Аормирова теля 4 сигнала ошибки, далее через 25 группу 29 элементов НЕ на входы элемента И 30. По истечении времени, превьппающего время выработки информации, из блока 1 на управляюций вход формиронателя 4 поступает сигнал с выхода 62 блока 6 управления, который вызывает срабатывание элемента И 30. Сигнал совпадения через элемент ИЛИ 32 выдает на выход 19 сигнал пРазрешение считыванияп ин35 формации, которая устанавливается после второго обращения на старших разрядах двухразрядных счетчиков регистра 3, соединенных с информационным выходом 16. Поскольку эта ин- 40 формация, проверенная сравнением при считывании из двух четвертей блока 1, признается истинной, она может быть использована процессором (не показан). Сигнал с выхода 19 поступает па 45 вход 38 Аормирователя 5 старших разрядов адреса, обнуляя счетчик 76, Это не влияет на работу устройства.

2. ИнАормация при первом и втором обращениях не совпадает в одном или нескольких инАормационных разрядах, что является признаком неисправности блока 1. При этом после второго обращения на выходах младших разрядов соответствующих двухразрядных счетчиков регистра 3 устанавливается логическая "1". После подачи сигнала с выхода 62 блока 6 управления элемент И 30 не срабатывает и на выходе 19 не появляется сигнал "Разрешение считывания . Ha вход элементта И 31 через элемент HE 35 подается единичный сигнал. После подачи на другой вход элемента И 31 задержанного на элементе 34 задержки сигнала с выхода 62 блока 6 управления элемент И 31 срабатывает и вызывает переключение триггера 36, в результате чего на выходе 20 устанавливается сигнал "Ошибка". Этот сигнал подается на вход элемента И 109 блока 6 и разрешает третье обращение к блоку 1, так как на другой вход элемента И 109 подается сигнал запроса с выхода элемента 125 задержки. Аналогично счетчик 76 переключается в состояние

"11", на выходе 43 формирователя 5 формируются старшие разряды кода адреса и по сигналу разрешения считывания с выхода 53 блока б управления из "смежной" ячейки блока 1 сосчитывается инАормация, которая поступает на выходы регистра 3 и вызывает срабатывание двухразрядных счетчиков, в результате чего на их старших разрядах и информационном вьгходе 16 устройства устанавливается информация, соответствующая истинной по мажоритарному принципу. После задержки на время считывания при третьем обращении, определяемое элементом 33 задержки Аормирователя 4 сигнала ошибки, через элемент 32 ИЛИ на выходе 19 появляется сигнал Разрешение считыIl вания, по которому установившаяся на инАормационном выходе 16 информа-. ция может быть использована процессором. Наличие на выходе 20 сигнала "Ошибка" после второго обращения. обеспечивает оператору информацию о наличии неисправности в одной из трех четвертей блока 1, а состояние информации на выходе 17 позволяет локализовать ошибку с точностью до разряда. Обнуление счетчика 76 сигналом.с выхода 19 не влияет иа работу устройства. На этом режим считывания заканчивается.

Контрольное считывание. Данный режим функционирования устройства задается процессором в паузах между обращениями к устройству. Pew «может задаваться многократно в различных по длительности паузах до переключения резерва, В этом режиме проводятся анализ состояния я-геен памяти рабо15! 3 чих четвертей блока 1, подсчет каждой четверти числа ячеек памяти с неработоспособными разрядами и замещение резервной четвертью той части блока

1, число отказавших ячеек которой превьш ает заданное значение. Алгоритм выявления отказавших ячеек рассмотрен на примере анализа трех одноразрядных слов. Дпя этого необходимо иметь три узла сравнения. На первом узле сравниваются второе и третье слова, на втором узле первое и третье слова, на третьем узле первое и второе слова; Если два слона равны, то на выходе узла будет нуль, иначе — единица . Решение о правильности информации принимается по мажоритарному принципу, т.е. если приняты три единицы или две единицы и нуль, то правильная информация — единица; или если принято три нуля или два нуля и единица, то правильная информация - нуль (табл. 2).

Та блица 2

1 (Номер набора

Принятая информация

Попарное сравнивание

2-3 1-3 1-2

1 сл. 2 сл. 3 сл.

2-3 1-3 1-2

0 0 0 0 0 0 0

0 0 0

Не инвертируется

0 0 1

0 1 0

1 0 0

1 0 0

0 1 0

0 0 1

0 0 0

Не инвертируется

Нет ошибок

1 0 0

2 0 1

3 0 1

4 1 0

5 1 0

6 1 1

7 1 1

1 1 1

0 1 0

1 . 0 1

0 0 1

1 1 0

0 1 1

1 0 0

1

1

0

2

1

3

Нет ошибок

45 .

На информационный вход блока 1 поступает информация с выхода регистра 85 ошибок. Поскольку данный режим возможен до переключения резерва, то регистр 75 находится в состоянии

"00", и информация на выходе 43 формирователя 5 соответствует состоянию счетчика 76. На регистр 2 по входу

10 поступают адреса обращения от

55 процессора к ячейкам блока 1 по считыванию, причем порядок их поступления может быть как последовательный, так и произвольный. На втором выходе дешифратора 98 блока 6 управления

При правильном приеме всех трех снов (наборы "0" и "7") все узлы сравнения выдают нули. В этом случае информация не инвертируется. Код

"000" свидетельствует об отсутствии ошибок.

В качестве устройства сравнения можно использовать счетный триггер, на который информация поступает последовательно. Для многоразрядных слов анализ ведется ананогично.

В режиме "Контрольное, считывание" на вход 13 поступает нулевой сигнал, а на вход 14 — единичный.

526 10

В табл. 2 представлены все возможные случаи приема информации. Если в каком-либо слове есть ошибка, то на выходе того узла. сравнения, на который не поступило это слово, будет нуль, а на выходах других узлов срав1 нения — единица. Проинвертировав информацию с выходов узлов сравнения, получают распределительный код но- мера того слова, в котором была ошибка. Например, при наборе "110"

I неправильно принято третье слово.

При попарном сравнении слов узел сравнения первого и второго слов выдает нуль, а остальные узлы сравнения выдают единицы. Проинвертировав данную информацию, получают код

"001", что свидетельствует об ошибке в третьем слове. Аналогично выявляются ошибки и в других случаях (наборы 1-5) .

Инверсия срав- Номер слова с нивания ошибкой

11 151 присутствует единичный сигнал, прэтому открыт элемент И 105. Счетчик 97 и триггер 1.00 находятся в нулевом состоянии.

С приходом импульса запуска на вход 12 устройства в регистр 2 записывается адрес обращения, устанавливаются счетчик 76, регистры 3, 84-88 и триггеры 36 и 102. Импульс запуска через открытый элемент И 105, элемент

ИЛИ 116 поступает на вход счетчика

97 и переключает его в состояние

"01". На втором выходе дешифратора

99 находится сигнал логической "1", 1 который поступает на один из входов ! элементов ИЛИ 121 и 122. Следовательно, на выходах 57 и 58 присутствуют единичные сигналы, которые разрешают запись информации соответственно в регистры 87 и 88 сдвига. С выхода элемента ИЛИ 116 импульс за".. пуска поступает на вход элемента

ИПИ 115. Аналогично, как и в режиме

"Считывание", происходит считывание информации, при этом формироватсль

5 выдает код "01 .

Считанное из первой рабочей чет1 !, верти блока 1 слово записывается в регистры 87 и 88, так как в них разрешается запись.

Через некоторое время, определяе-, мое элементом 126 задержки, происходит повторное считывание информации.

При этом счетчик 97 переключается в состояние "10", на выходах 55 и 58 присутствуют единичные сигналы, формирователь 5 формирует код "10", и слово, считанное из второй рабочей четверти блока 1, поступает на счетные входы регистров 86 и 88 сдвига, в которые разрешена запись.

Аналогично происходит третье обращение к блоку 1 через время, определяемое элементом 127 задержки. При этом счетчик 97 переключается в состояние "11", на выходах 55 и 57.присутствуют единичные сигналы, формирователь 5 формирует код "11", и . слово, считанное из третьей рабочей четверти блока 1, поступает на счетные входы регистров 86 и 88. С выхода элемента 127 задержки импульс запуска поступает на второй управляющий вход триггера 102, переключает его в единичное состояние, открывая элемент И 110.

Через некоторое время, определяемое элементом 128 задержки, проис12

3526

20 дов. При коде "111" элемент И-НЕ 98

45 вырабатывает нуль и закрывает элемен50

40 ходит четвертое ооращение к блоку 1, При этом счетчик 97 перек почается в состояние "00", на выходе 60 присутствует единичный сигнал, формирователь 5 формирует код "00", и слово, считанное из резервной четверти блока 1, записывается в регистр 84, и через группу 92 элементов ИЛИ в ре-. гистр 85. Единица на выходе 60 блока

6 управления хранится до тех пор, пока не обнулится триггер 102 очередным импульсом запуска.

Следовательно, в регистре 86 сдвига поразрядно сравнивается информация при втором и третьем считывании,,в регистре 87 сдвига — при первом и третьем считывании, в регистре 88 сдвига — при первом и втором считы1 вании. В регистры 84 и 85 ошибок заносится информация об ошибках.

После записи в регистры 84 и 85 информации, определяемой элементом

133 задержки, импульс запуска через элемент ИЛИ 118 поступает на вход триггера 100 и переключает его в единичное состояние. При этом открывается элемент И 111 и тактовые импульсы с входа. 15 устройства поступают на выход 70 блока 6 управления.

Элемент 133 задержки должен быть выбран так, чтобы элемент И 111 открывался в момент паузы между двумя соседними тактовыми импульсами.

Младшие разряды регистров 86-88 сдвига поступают на соответствующие входы элементов И 94-96 и на входы элемента И-НЕ 98.

Из табл. 2 следует., что после попарного сравнения слов информация инвертируется, кроме наборов "0" и "7".

В устройстве информация с регистров

86-88 считывается с инверсных выхоты И 94-96. На выходе элементов И 9496 получается код "000", т.е. информация не инвертируется. При любом другом коде на выходе регистров 86-88 сдвига элемент И-НЕ 98 вырабатывает

"1", и информация через элементы

И 94-96 проходит без изменений.

Информация, которая снимается с инверсных выходов регистра 84 ошибок, поступает на четвертые входы соответствующих элементов И 94-96, наличие

"0" на любом инверсном выходе регистра 84 свидетельствует о том, что в соответствующей четверти блока 1 по

1513526

30 данному адресу ранее были обнаружены ошибки, которые уже учтены в соответствуюцем счетчике 89,90 или 91 ошибок и повторно их учитывать не надо. Поэтому "0" с инверсного выхода регистра 84 закрывает соответствующий элемент И 94, 95 или .96. Единица с инверсного выхода регистра 84 разрешает прохождение информации об ошиб-10 ках через соответствуюций элемент

И 94,95 или 96. Прохождение информации через элементы И 94-96 разрешается по тактовому импульсу с входа 70 блока 8, который поступает на вторые 15 входы элементов И 94-96.

Таким образом, на выходе элементов

И 94-96 находится либо код "000", либо на одном из выходов 1, котоРая 20 прибавляет единицу к содержимому соответствующего счетчика 89,.90 или 91 ошибок. При появлении первой единицы на каждом выходе элементов И 94-96 рна записывается через группу 92 эле-, 25 ментов ИЛИ в соответствующий разряд регистра 85 ошибок. Запись в регистр

85 разрешена, так как выход 60 блока

6 управления находится в единичном состоянии.

После анализа младших разрядов регистров 86-88, определяемого элементом 134 задержки по тактовому сигналу,. поступаюцему на вход 66 бло- З5 ка 8, происходит сдвиг содержимого регистров 86-88 в сторону младшего разряда. После этого осуществляется анализ очередной группы младших разрядов регистров 86-88 сдвига по так- 40 товому импульсу с выхода 70 блока 6 управления.

Для повышения производительности устройства используется формирователь 9 сигнала запроса. По оконча- 45 нии переключения триггера 100 в единичное состояние единичный сигнал с . выхода 60 блока 6 управления, задержанный на элементе 27 задержки, поступает на первые входы элементов .50

И 24 и 25. При наличии кода "111" на прямых выходах регистра 84 ошибок отсутствует необходимость анализировать информацию Об ошибках, так как во всех трех рабочих четвертях бло- 55 ка 1 ранее в режиме "Контрольное считывание" уже обнаружены ошибки, и они учтены в счетчиках 89-91. В этом случае элемент И 25 выдает "1".

Наличие одних единиц. на всех инверсных выходах регистров 86-88 сдвига свидетельствует о том, что в дальнейшем элемент И-НЕ 98 будет закрывать элементы И 94-96, и счетчики 89-91 не изменят своего состояния. Поэтому можно закончить контроль блока 1 по данному адресу. Элемент И 24 выдает

"1". С переключением сигнала на входе 50 блока 6 управления из нулевого состояния в единичное формирователь

103 импульса вырабатывает одиночный импульс, который через элемент

KIH 118 поступает на счетный вход триггера 100 и переключает его в нулевое состояние, которое запрещает выдачу тактовых импульсов на выход

70, а также через элемент ИЛИ 123 поступает на выход 54, после чего осуцествляется запись содержимого . регистра 85 через блок 7 в резервную четверть блока 1, так как формирователь. 5 выдает код "00" на выходе

43. По окончании записи информации в резервную четверть блока .1 на выходе 21 устройства появляется сигнал

II !!

Запрос, который оповещает процессор о том, что устройство готово принять следуюций адрес в регистр 2 и обработать запрос в одном из режимов.

В дальнейшем при обращении в режиме Контрольное считывание" по этому же адресу используется инфор,мация из резервной четверти блока 1.

Счетчики 89-91 проводят подсчет ошибок, обнаруженных в трех рабочих четвертях блока 1 При достижении каким-либо счетчиком определенного уровня этот счетчик вырабатывает единичный сигнал. Следовательно, на вы-ходе ?1 блока 8 находится либо код

"000", либо в одном из разрядов присутствует единичный сигнал. При наличии на входе 37: формирователя 5 кода, отличного от "000", элемент 82

KIH выдает единичный сигнал, который открывает регистр 75. На входе шифратора 78 присутствует распределительный код номера неисправной четверти блока 1, который после шифрации записывается в регистр 75. Выход элемента ИЛИ 82 подключен к выходу 18 устройства и является сигналом Включение резерва", который сообщает процессору о том, что в работу устройства включена резервная четверть блока памяти, в которую необходимо запи15

1513526 сать информацию, содержащуюся в рабочих четвертях блока памяти.

В дальнейшем в режимах "Запись" и

"Считывание" блок 77 сравнения постоянно сравнивает содержимое регистра

75 и счетчика 76, Если коды не равны, то блок 77 сравнения вырабатывает "1" и информация со счетчика 76;передается на выход 43 формирователя 5. При их совпадении Аормирователь 5 выдает код "00", при .этом выбирается резервная четверть .блока 1 вместо неисправной четверти, указанной регистром 75.

После включения резервной четверти блока 1 памяти в работу устройства режим Контрольное считывание" не применяется до полного восстановления устройства.

Контрольная запись. При появлении на выходе 18 устройства сигнала

"Включение резерва".необходимо в резервную четверть записать информацию, содержащуюся в рабочих четвертях блока 1. При наличии данной инАормации на внешних запоминающих устройствах (не показаны) восстановить информацию можно в режиме "Запись". Если

:же такой возможности не предоставляется (например, в памяти хранятся результаты промежуточных операций), то эту инАормацию можно сосчитать из первой, второй и третьей четвертей блока 1 в режиме "Считывание", а затем перезаписать ее в две рабочих и резервную четверти в режиме Запись". Дпя осуществления данной операции используется режим "Контрольная запись".

В данном режиме на входы 13 и 14 устройства поступают единичные сигналы, на вход 10 — очередной адрес.

На информационный вход блока 1 поступает инАормация с первого выхода регистра 3. На четвертом выходе дешиА4 ратора 98 блока управления находится единичный сигнал, который открывает элементы И 104,107 и 108.

С приходом импульса запуска на вход 12 устройство сначала работает аналогично, как и в режиме Считывание, при этом происходят два или три такта считывания и на первом выходерегистра 3 устанавливается правильная информация. Однако импульс запуска через открытый элемент И 108 переключает триггер 102 н нулевое состояние, и

40 на четвертый вход 41 Аормирователя 5 поступает нулевой сигнал. Следова=:. тельно, код на выходе 43 Аормирователя 5 определяется состоянием счетчика 76, т.е. последовательно выдаются коды "01", "10" и при необходимости "11". Таким образом, считывается информация из "смежных" ячеек памяти, в которых содержится одинаковая информация.

Появившийся на выходе 19 сигнал

"Разрешение считывания поступает на вход 38 Аормирователя 5 для установки счетчика 76 в нулевое состояние, а также на вход 44 блока 6 управления, где проходит через открытый элемент И 107 и организует работу устройства аналогично, как и в режиме "Запись", при этом триггер 101 переключается в единичное состояние.

В блоке 1 записывается информация в две рабочие и резервную четверти с первого выхода регистра 3. По окончании записи инАормации аналогично происходит восстановление информации по следующим адресам. После восстановления информации режим Контрольная запись не используется. Следовательно, в дальнейшем при наличии сигнала Включение резерва устройство может работать только в режимах Запись и Считывание".

Таким образом, предлагемое устройство позволяет контролировать сос= тояние рабочих четвертей блока памяти, фиксировать ошибки в "смежных" адресах и замещать резервной четвертью ту часть блока памяти, число отказавших ячеек памяти которой превышает допустимое значение.

Формула из обретения

Резервированное запоминающее устройство, содержащее блок памяти, регистр адреса, выходной регистр, Аормирователь сигнала ошибки, формирователь старших разрядов адреса и блок управления, причем информационный вход регистра адреса является адресным входом устройства, выход регистра адреса подключен к первому адресному входу блока памяти, второй адресный вход которого соединен с первым выходом Аормирователя старших разрядов адреса, вход "Запуск" блока управления, первый установочный вход формирователя старших разрядов адре1513526

18 са, управляющие входы регистра адреса и выходного регистра и установочный вход формирователя сигнала ошибки объединены и являютя входом запуска устройства, первый и второй входы задания режима и тактовый вход блока управления являются одноименными входами устройства, информационный вход блока памяти подключен к информационному входу выходного регистра, первый выход которого является информационным вЫходом устройства, второй выход выходного регистра подключен к информационному входу формирователя сигнала ошибки .и является выходом Неисправные разряды" устройства, первый выход формирователя сигнала ошибки является выходом

"Разрешение считывания устройства ,и соединен с вторым установочным входом формирователя старших разрядов адреса и входом Разрешение считывания" блока управления, второй выход формирователя сигнала является выходом "Ошибка" устройства и соединен с входом "Ошибка" блока управления, первый, второй и третий выходы блока управления соединены соответственно со счетным. входом формирователя старших разрядов адреса, входами задания режима и обращения блока памяти, четвертый выход блока управления подключен к синхронизирующему входу формирователя сигнала ошибки, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены блок счетчиков дефектных ячеек памяти, блок кожлутаторов и формирователь сигнала запроса, причем выход блока памяти подключен к информационному . входу блоков счетчиков дефектных ячеек памяти, выходы с первого по

5 четвертый которого подключены соответственно к первому и второму информационным входам формирователя сигнала запроса, первому информационному входу блока коммутаторов и информационному входу формирователя старших разрядов, стробирующий вход которого соединен с пятым выходом блока управления, второй выход формирователя старших разрядов адреса

)g является выходом Включение резерва устройства, первый выход выходного регистра соединен с вторым информационным входом блока коммутаторов, третий вход которого является ин20 формационным входом устройства, выход блока коммутаторов подключен к информационному входу блока памяти, первый и второй управляющие входы блока коммутаторов соединены соот25 ветственно с первым и вторым входами задания режима устройства, установочный вход, вход управления сдвигом, вход разрешения приема информации и тактовый вход блока счетчиков

30 дефектных ячеек памяти соединены соответственно с входом запуска устройства, шестым, седьмым и восьмым выходами блока управления, первый выход формирователя сигнала запроса

З5 является выходом "3апрос" устройства, второй выход и управляющий вход формирователя сигнала запроса соединены соответственно с входом Разрешение запроса блока управления и

40 восьмым выходом блока управления.

1513526

Составитель В. Рудактов

Редактор А. Козориз Техр.ед Л.Олийнык Корректор 3 ° Лончакова

Заказ 6088/52 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r. Ужгород, у зе ев л. Гага ина 101 р у