Система передачи цифровых сигналов

 

Изобретение относится к электросвязи. Цель изобретения - повышение достоверности принимаемых сообщений. Система передачи цифровых сигналов содержит на передающей стороне блок 1 кодирования, преобразователь 2 кода, распределитель 3 импульсов, блок 4 эл-тов ИЛИ-И, блок 5 сумматоров по модулю два, г-р 6 эталонного кода, эл-т ИЛИ 7, модулятор 8 и синхронизатор 9, а на приемной стороне - демодулятор 10, регистр 11 сдвига, декодер 12, коррелятор 13, г-р 14 эталонного кода и синхронизатор 15. Цель достигается за счет обнаружения всех ошибок до четвертой кратности и частично ошибок пятой кратности. Система по пп. 2 и 3 ф-лы отличается выполнением блока сумматоров 5 и г-ра 6. 2 з.п. ф-лы, 3 ил.

„„SU„,1548849 (1), Н 03 М 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СЙИДЕЧ ЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЖРЬГГИЯМ

ПРИ ГКНТ СССР (21) 4285101/24-09 (22) 17.07.87 (46) 07.03.90, Бюл. Ф 9 (71) Ленинградский электротехнический институт связи им. проф.N.h.Áoí÷Бруевича (72) P.Т.Сафаров (53) 621.394.14(088.8) (56) Шпяпоберский В.И. Основы техники передачи дискретных сообщений.—

M. Связь, 1973, с.329.

Авторское свидетельство СССР

Ф 1091359, кл. Н 04 Х 1/10, 1982. (54) СИСТЕМА ПЕРЕДАЧИ ЦИФРОВЫХ СИГHAJI0B (57) Изобретение относится к электросвязи. Цель изобретения — повышение

2 достоверности принимаемых сообщений.

Система передачи цифровых сигналов содержит на передающей стороне блок

1 кодирования, преобразователь 2 кода,распределитель 3 импульсов, блок 4 эл-тов ИЛИ-И, блок 5 сумматоров по модулю два, r-p 6 эталонного кода, эл-т

ИЛИ 7, модулятор 8 и синхронизатор

9, а на приемной стороне — демодулятор 10, регистр 11 сдвига, декодер

12, коррелятор 13, r-p 14 эталонного кода и синхронизатор 1 . Цель достигается sa счет обнаружения всех ошибок до четвертой кратности и частично ошибой пятой кратности..Система по пп.2 и 3 и 3 ф-лы отличается выполнением блока сумматоров 5 и г-ра 6. 2 з,п. ф-лы, 3 ил.

1548849

Изобретение относится к электросвязи и может быть использовано для передачи цифровых сигналов °

Целью изобретения является повышение достоверности принимаемых сообщений за счет обнаружения всех ошибок до четвертой кратности и частично ошибок пятой кратности, На фиг.1 представлена структурная электрическая схема системы передачи цифровых сигналов; на фиг.2 и 3 соответственно структурные электрические схемы блока сумматоров по мо-. дулю два и генератора эталонного кода передающей стороны, Система передачи цифровых сигналов содержит на передающей стороне блок 1 кодирования, преобразователь

2 кода, распределитель 3 импульсов, блок элементов ИЛИ-И 4, блок сумма— торов 5 по модулю два, генератор 6 эталонного кода, элемент ИЛИ 7, модулятор 8, синхронизатор 9, на прием— ной стороне демодулятор 10, регистр - 25

11 сдвига, декодер 12, коррелятор 13, генератор 14 эталонного кода и синхронизатор 15.

Декодер 12 содержит первый 16 и второй 17 блоки сумматоров, блок

30 элементов И 18, элемент ИЛИ 19, элемент И 20, инвертор 21.

Блок. сумматоров 5 по модулю два содержит сумматоры 22 по модулю два, которые содержат элемент ИЛИ 23, элемент И 24, счетный триггер 25, второй 26 и третий 27 элементы И.

Генератор 6 эталонного кода содержит RS-триггер 28, первые элементы И 29 и вторые элементы И 30.

Система передачи цифровых сигналов работает следующим образом.

Блок 1 кодирования (фиг.1) преобразует дискретные входные сообщения в К-значные кодовые слова двоичного кода. Если входными сообщениями являются последовательности выборок непрерывных сообщений, то блок l кодирования выполняет функции аналого— цифрового преобразователя, На его выход в первом и втором случаях выдаются К-значные кодовые слова. Для управления работой блока 1 кодирования на его вторые входы из синхронизатора подаются синхроимпульсы с частотой слов (f Ä ) и с частотой символов (К ).

Преобразователь 2 преобразует кодовые слова из параллельной формы в последовательную. Он состоит из К элементов И, через которые проходят на выход последовательно все К элементов кодового слова. Сигналы управления в преобразователь 2 поступают из распределителя 3, который состоит из 1 = E 1о8 и + 1 триггерных ячеек, где Š— целая часть логарифма; и†число разрядов кодового слова, включая проверочные элементы. Для рассматриваемого кода (18,9, 5) п=18 и 1=5.

Сигналы с первых выходов распределителя 4 поступают на входы блока элементов ИЛИ-И 4. Число элементов

ИЛИ-И равно (п-К+1) = 10 где К число необнаруживаемых ошибок, В соответствии с алгоритмом формирования итеративного кода (18, 9, 5) соответствующие входы блока элементов ИЛИ-И

4 соединены с соответствующими пер— выми выходами распределителя 3.

У

Информационные элементы кода, число которых К = 9, представлены в виде матрицы.

Д аф а у ая о а7 а8 аз Ы3 (х 1. ъ

Там же показаны проверочные элементы

oL в 3 1 13

Они образуются как суммы по модулю два соответствующих информационных элементов

a< + aq + аз P,= а, + а + а, С = а + a + аб P,= а + а + а о 3 = az + as + a9 1 3= a3 + a + a> — а, + а + ...+ а

Кроме того, вводятся новые диагональные независимые проверки

a,+а +а

Я,= а + а + а

Е,= позволяющие увеличить кодовое расстояние до 5.

При введении проверочных элементов ) °

1О

Кроме информационных элементов на соответствующий вход каждого сумматора 22 подается один элемент синхрослова из генератора 6. В результате состояние триггера 25 определяет сумму по модулю два укаэанных входных 20 символов

Генератор 6 формирует 7-разрядное синхрослово Ь, Ъ, b» Ь1, Ь s, be, b7. Сигналы Ь1...,,ЬТ подаются на входы соответствующих сумматоров 22 25 с = а + а + аб+ bs

as+ a6+ ач+ Ь с7 = а{ + az + а9 + Ь7 а, + а + a> + Ь, а4. + аз + а + Ь с< с2 а7 + а8 + аэ + Ь а, +а„+а7+Ь

e,= а a+ а + ., Я = а + а + а

a! aza a asae a aeae i с с с с s eс Fi s1 если (= Оу или а, а а а+а а а ааа с,с с сас ссст : э если = ° первого блока сумматоров 16. На вход первого сумматора первого блока сумматоров 16 поступают сигналы с

5р выходов 1-й, 2-й, 3-й и 10-й ячеек (при правильной фазировке это будут посылки а<, а, а> и с ). Входы второго сумматора первого блока сумматоров 16 соединены с выходами ячеек регистра 11 с номерами 4, 5, б и

11 и т.д., а входы десятого сумматора первого блока сумматоров 16 связаны с выходами ячеек регистра 11 с но» мерами 1...9.

В блоке элементов ИЛИ-И 4 выходы элементов ИЛИ подключены к входам соответствующих элементов И, на вторые входы которых с выхода преобразователя 2 подаются К информационных посылок.

Информационные посылки с выходов блока элементов ИЛИ-И 4 подаются на соответствующие входы блока сумматоров 5 (фиг.2), который содержит одинаковые сумматоры 22, число которых равно (n-К+1) = 1 О. которые образуются на выходе блока сумматоров 5,. также поступают посылЭто слово (сигнал) поступает через модулятор 8 в линию связи, в

Генератор 6 выдает кодовое слово

1010011, если g = 1 ° и 0101100, если = О.

На информационный вход демодулятора 10 поступают цифровые радиосигналы. С выхода демодулятора 10 последовательность видеопосылок поступает на вход регистра 11, содержащего n = 18 ячеек. Сигналы с выходов соответствующих ячеек регистра 11 поступают на соответствующие входы

849 6 блока сумматоров 5. Так как число проверочных символов и К+1 1 Оу чис ло сумматоров 22 блока сумматоров

5 также равно 10 ° то на последние три сумматора 22 подаются только информационные символы.

Сигналы о состоянии счетных триггеров 25 ("О" или "1"), соответствующие суммам по модулю два входных элементов, считываются импульсами, вырабатываемыми распределителем 3, и поступают на выходы сумматоров 22 °

Выходы девяти сум4Второв 22 подаются на соответствующие входы элемента ИЛИ 7, а сигнал сумматора 22 поступает на второй дополнительный вход генератора 6. Если этот сигнал а + а + ...+ aq- О, то генератор 7 выдает кодовую комбинацию прямого кода Ь „b b b bshebq . Если — 1 ° то выдается инвертированная комбинация b < Ь Ь Ъ Ь Ь Ьт.

На вход линейного сумматора кроме. проверочных символов ки а,, а,...,а с выхода преобразователя 2, В результате образуется слово

1548849

Выходы семи сумматоров первого блока сумматоров 16 присоединены к соответствующим вторым входам коррелятора 13 и второго блока сумматоров

17, На первые входы коррелятора 13 с выхода генератора 14 подается кодовое слово прямого кода Ь<, Ъ ...,,Ь ес<}и на третьем выходе первого блока сумматоров 16 сигнал 1} = О, и кодовое 10 слово обратного кода b< Ь,...,Ь7, если = 1 ° Сигналы с двух выходов контрольных сигналов (первые выходы) первого блока сумматоров 16 поступают на первь<е входы элемента ИЛИ 19.

В корреляторе 13 производится вычисление функции взаимной корреляции кодовых слов, вь<рабакываемых генератором 14, и кодовых слов, получаемых на вторых выходах первого блока сум- 20 маторов 16.

Нри правильной фазе сигнала (элемент а < размещен в 1-й ячейке регистра 11, элемент а — во второй . ячейке и т.д.) выходной сигнал карре- 25 лятора 13 имеет максимальное значение.

Этот сигнал соответствует главному пику функции взаимной корреляции двух кодовых сигналов и служит для обозначения границ слов. Сигнал, 30 определяющий момент принятия решения о правильности поступившего кодового слова, подается на второй вход элемент И 20. На первый вход элемента .И 20 поступают сигналы с выхода элемента, ИЛИ 16, вторые входы которого соединеНы с соответствующими выходами второго блока сумматоров 17, в котором сравниваются символы синхрокода Ь<, Ъ,...,Ь- генератора 14 и 40

< символы Ь,, Ь<, ° ..,b восстановленного синхрокода.

Действительно, элементы восстановленного кодового слова определяются следующим образом: 45

Ь =а +а +а +с

2. 3 <

< <

Ъ =а +а +а +с

bI =а, +а +a9+с7

«

Если хотя бы одна. из сумм по моду- 50

I < лю два (b< + Ь<), (Ь + Ь ),..., (Ь + b< ) не равна нулю, а также

Х « < контрольные символы Я = а + a6 + а + г.

< X < t «

+ иЯ = а + а + а + E> также не равны нулю, то прйнятое кодовое слово считается ошибочным.

На выходе элемента И 20 при этом формируется сигнал запрета, а на блок элементов И 18 не поступает сигнал, который разрешает подать на его выходы информационную часть а,, а а9 принятОГО КОДОВОГО слОВа.

Формула изобретения

1,Система передачи цифровых сигналов, содержащая на передающей стороне последовательно соединенные синхронизатор, блок кодирования и преобразователь кода, последовательно соединенные генератор эталонного кода и блок сумматоров по модулю два, а также модулятор, опорный вход которого подключен к второму выходу синхронизатора, а вход генератора эталонного кода подключен к первому выходу синхронизатора, на приемной стороне последовательно соединенные демодулятор, синхронизатор, генератор эталонного кода и коррелятор, выход которого подсоединен к второму входу синх- ронизатора, последовательно соединенные регистр сдвига и декодер, первые выходы которого подсоединены к соответствующим вторым входам коррелятора, выход синхронизатора подсоединен к опорному входу демодулятора и тактовым входам декодера, и регистр сдвига, информационный вход которого подключен к выходу демодулятора, причем входы блока кодирования и вторые выходы декодера являются информационными входом и выходами системы, а выход демодулятора и вход демодулятора являются соответственно канальными выходом и входом системы, о т— л и ч а ю щ а я с я тем, что, с целью повышения достоверности принимаемых сообщений за счет обнаружения всех ошибок до четвертой кратности и частично ошибок пятой кратности, введены на передающей стороне последовательно соединенные распределитель импульсов и блок элементов

ИЛИ-И, а также элемент ИЛИ, при этом первый и второй выходы синхронизатора подсоединены соответственно к первому и второму входам распределителя импульсов, вторые выходы которогo подсоединены к соответствующим вторым входам преобразователя кода, третьи выходы распределителя импульсов подсоединены к соответствующим. вторым входам блока сумматоров по модулю два, третьи входы которого подключены к соответствующим выходам

9 154 блока элементов ИЛИ-И, выходы блока

1 сумматоров по модулю два подсоединены через элемент ИЛИ к информационному входу модулятора, объединенные дополнительные входы блока кодирова-

5 ния и блока сумматоров по модулю два и объединенные дополнительные входы блока элементов ИЛИ-И и элемента ИЛИ подключены соответственно к второму выходу синхронизатора и выходу преобразователя кода, первый и второй дополнительные входы генератора эталон.ного кода подключены соответственно к дополнительным выходам распределителя импульсов и блока сумматоров по модулю два, на приемной стороне — дополнительные информационные входы декодера подключены к соответствующим выходам генератора эталонного кода, дополнительный вход которого подключен к первому дополнительному выходу декодера, причем второй дополнительный выход декодера является дополнительным выходом системы, при этом декодер содержит последовательно соединенные первый блок сумматоров по модулю два, элемент ИЛИ, элемент

И, инвертор и блок элементов И, другие входы которого подключены к соответствующим входам первого блока сумматоров по модулю два, а также второй блок сумматоров по модулю два, первые входы которого подключены к соответствующим вторым выходам первого блока сумматоров по модулю два, выходы второго блока сумматоров по модулю два подсоединены к соответствующим вторым входам элемента ИЛИ, причем входы первого блока сумматоров по модулю два и вторые входы второго блока сумматоров по модулю два, вторые выходы первого блока сумматоров по модулю два, выходы блока элементов И, третий выход первого блока сумматоров по модулю два и выход элемента И являются соответственно информационными входами, дополнитель8849 10 ными информационными входами, первыми и вторыми выходами и первым и вторым дополнительными выходами декодера. .У

2.Система по п,1, о т л и ч а ю— щ а я с я тем, что на передающей стороне блок сумматоров по модулю два содержит сумматоры по модулю два, причем первые, вторые, третьи входы, объединенные четвертые входы и выходы сумматоров по модулю два являются соответственно первыми, вторыми и третьими входами, дополнительным входом и выходами блока сумматоров по модулю два, а каждый из сумматоров . по модулю два состоит из последовательно соединенных элемента ИЛИ, первого элемента И, счетного триггера и второго элемента И, а также третьего элемента И, первый вход и выход которого подключены соответственно к прямому выходу счетного триггера и первому входу элемента ИЛИ, при этом второй вход элемента ИЛИ, вторые входы второго и третьего элементов И, третий вход элемента ИЛИ и второй вход первого элемента И и выход второго элемента И являются

3О соответственно первым, вторым, третьим и четвертым входами и выходом сумматора по модулю два.

З.Система по п.1, о т л и ч а ю щ а я с я тем, что на передающей стороне генератор эталонного кода со35 держит RS-триггер и первые и вторые элементы И, первые объединенные входы первых элементов И и первые объеди-ненные входы вторых элементов И под40 ключены соответственно к прямому и

Ъ инверсному выходам RS-триггера, при . чем S-вход и R-вход Rs-триггера, объединенные вторые входы первых и вторых элементов И, а также выходы первых и вторых элементов И являются соответственно входом, первым и вторым дополнительными входами.и выходами генератора эталонного кода.

1548849

Составитель В.Орлов

Техред Л.Сердюкова Корректор А.Обручар

Редактор Н.Лазаренко

Заказ 145

Тираж 656 Подпи

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101