Декодирующее устройство

 

Изобретение относится к электросвязи, вычислительной технике и может использоваться в системах передачи информации с дублированием сообщений. Устройство в случае необнаружения ошибок в первом или втором повторении принимаемого сообщения выдает его получателю. В противном случае осуществляется коррекция одновременно двух принятых сообщений, что повышает быстродействие устройства. Устройство содержит регистры 1-3, 5 сдвига, счетчик 4 импульсов, блоки 6, 7 обнаружения ошибок, триггеры 8, 9, сумматоры 10-12 по модулю два, мультиплексор 13, элементы И 14-24, элементы ИЛИ 25-31, установочный 32, информационный 33, управляющий 34 и тактовый 35 входы, информационный 36 и управляющие 37-39 выходы. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

03 11 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1, 21) 4381598/24-24

22) 23 .02.88

;46) 15.11.89. Бюл. Р 42 (72) С.В.Кузнецов, Л.С. Сорока, Ю. И Ликолаев, В .О.Александров, С.И.Приходько, С.Г, Рассомахин, А,Ф.Чипига и О.П.Иалофей (53) 681 .325 (088 .8) (56) Авторское свидетельство СССР

Р 599267, кл. G 06 F 1 1/08, 1 976.

Авторское свидетельство СССР

Р 1381720, кл. Н 03 N i3/02, 1986. (54) ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к электросвязи, вычислительной технике и мокет использоваться в системах переÄÄSUÄÄ 1522415 А1

2 дачи информации с .дублированием сообщений. Устройство в случае необнаружения ошибок в первом или втором повторении принимаемого сообщения выдает его получателю. В противном случае осуществляется коррекция одновременно двух принятых сообщений, что повышает быстродействие устройства.

Устройство содержит регистры 1-3,5 сдвига, счетчик 4 импульсов, блоки

6, 7 обнаружения ошибок, триггеры 8, 9, сумматоры 10-12 по модулю два, мультиплексор 13, элементы И 14-24, элементы ИЛИ 25-31, установочный 32, информационный 33, управляющий 34 и тактовый 35 входы, информационный 36 и управляющие 37-39 выходы. 1 ил.

1522415

Изобретение относится. к электросвязи, вычислительной технике и может быть использовано в системах передачи информации с дублированием сообщенийй.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

1О

Устройство содержит первый-третий регистры 1 -3 сдвига,,счетчик 4 импульсов, четвертый регистр 5 сдвига, первый 6 и второй 7 блоки обнаружения ошибок, первый 8, второй 9 триггеры, первый-третий сумматоры 10-12 по модулю два, мультиплексор 13, первый 14, третий 15, восьмой 16, пятый

17, девятый 18, седьмой 19, шестой

20, второй 21, одиннадцатый 22, четвертый 23 и десятый 24 элементы И„ первый 25, пятый 26, второй 27, третий 28 „ шестой 29, четвертый 30 и седьмой 31 элементы ИЛИ, установочный 32, информационный 33, управляющий 34 и тактовый 35 входы, информационный выход 36, второй .37, первый ,38 и третий 39 управляющие выходы.

Сущность изобретения состоит в том 30 что перед началом исправления ошибок оп ределяе т с я п ред ель но е ч исло циклов коррекции, на которых возможно исправление ошибок, процедура исправления осуществляется одновременно в двух кодовых блоках. Если в течение предельного числа циклов коррекции ошибка не найдена, то устройство выдает сигнал отказа от декодирования.

В устройстве осуществляется корректи- 40 ровка (исправление) методом перебора значений разрядов каждого из двух повторов (n, k) êîäà только на тех позициях, где произошло несовпадение двух повторений. При этом корректи- 45 ровка с последующей проверкой на достоверность осуществляется на тактовой частоте, определяемой быстродействием логических элементов и значительно превышающей тактовую частоту приема кода. При этом суммарное число ошибок в первом и втором повторении

« d — 1, где d — минимальное кодовое расстояние (n, k) -кода.

Содержание алгоритма декодирования состоит в следующем. Кодовые бло- . ки х, и х, принимаемые из канала связи, представляются следующим образом: х„= у + 1,; x = v + 1, где ч — (и, k) -Kog q

1, и 1 — векторы ошибок соответствующих повторов (блоков х „и

Х ) е

В случае необнаружения ошибок (и, k)-кодом в первом повторении х, информация выдается получателю. Если в первом повторении ошибка обнаружена, то принимается второй повтор х, который также проверяется на наличие ошибок. B случае необнаружения ошибок во втором повторе х информация так—

2 же выдается получателю. Если и во втором повторе х ошибка обнаружена, то выделяется вектор надежности путем сложения по модулю два первого х и

Ф второго х повторов, т.е.

+х =у+1,О+ч+1 =1, +

+1 =E, причем вектор надежности E формируется однов ременно с поступлением второго повтора х . Если векторы 1, и 1 не содержат единиц в одноименных позии иях, то все ошибки кодовых блоков х, и х покрываются вектором Е

1„+ 1 . Если вес вектора Е не превышает гарантированно обнаруживаемых ошибок (и, k) -кода, т.е. если Ь 6d

1, то осуществляется одновременный поиск векторов ошибок 1„для первого кодового блока х и 1 для второго кодового блока х<. Так как ошибки могут иметь место только на тех позициях блоков х и х, где у вектора Е стоят единицы, то поиск векторов ошибок 1 и 1 сводится к перебору символов только этих позиций. Всего

6 возможно 2 — 2 двоичных числа (кроме 0 ° ..00 и 1...11) на позициях, где у вектора Е стоят единицы. Каждое из

Ь

Т чисел (О + j.+ 2 — 2) представляет

1 собой тест, который одновременно суммируется по модулю два с векторами х „и хо . Результаты суммирования х„+

+ T> и х + Т проверяются на наличие

1 ошибок (n, k) -кодом. Если в одном из результатов ошибка не обнаруживается, то это свидетельствует о том, что найден один из векторов ошибок 1, или

1, т.е. 1„y 1 = Т, и дальнейшее декодирование прекращается, так как: (х + Tf) y(x<+ Т1 ) (v+ 1 O+

О+ 1,) 1 (v + 1 О+1 ) = ч.

Отказ от декодирования происходит в том случае, если вектор ошибок не

152241

5 найден до j = 2 — 2, где 1ст1 — вес вектора ошибок . Это свидетельствует о том, что ошибка произошла в одноименных разрядах х, и х (неисправимая ошибка) и дальнейшее тестирование кодовых блоков х„и х до величины

Ь

2 — 2 бесполезно. Кроме того, отказ от декодирования происходит и в том случае, если вес вектора ошибок 10

Е превышает кратность гарантированно обнаруживаемых ошибок (n, k) -кодом, т. е. если b) d — 1. Отказ от декодирования. равнозначен запросу следующего кодового блока х з и т.д, !5

Разрядность приемных регистров 1, 2 определяется длиной кодовых блоков х, и х . Объем регистра 5 сдвига оп ределяется обнаруживающей способнос. тью (n, k)-кода, т.е. величиной d-1. 2р

В регистр 5 через элемент И 20 записывается вес вектора ошибок Е, который образуется на выходе сумматора

10 по модулю два. Регистр 5 может быть выполнен на D-триггерах, причем 25 счетный его вход образуется путем соединения D-входа и тактового входа нулевого разряда, а прямые выходы предыдущих разрядов соединяются с

D-входами последующих разрядов. Так товые входы всех разрядов объединены. Информационные выходы регистра

5, начиная с первого разряда, подключены к информационным входам счетчика 4. Таким образом, количество еди35 ниц, записьваемых в регистр 5, равно весу вектора ошибок Е, а в счетчик 4 записьвается на одну единицу меньше (нулевой разряд регистра сдвига 5 не подключен к информационному входу счетчика 4). Если вес вектора ошибок превышает обнаруживающую способность (и, k) -кода, т.е. величину Й вЂ” 1, то с выхода переполнения регистра 5 через элемент ИЛИ 30 снимается импульс переполнения, который свидетельствует об отказе от декодирования.-Счетчик 4 импульсов определят номер контрольного теста, объем счетчика 4 определяется минимально допустимым числом контрольных тестов Т, не приводящих к размножению необнаруживаемых ошибок.

Сдвиговый регистр 3 контрольного теста совместно с элементом И 1 9 предназначен для формирования конт-. рольных тестов Т, служащих для идентификации вектора ошибок 1 для кодового слова х1 или вектора ошибок la, 5 6 для кодового слова х . Разрядность регистра 3 определяется из соотношения

Д-l 1од (2 — 2)(+ 1 = п, + n где ° 1 — округление до целого числа в сторону увеличения;

d — минимальное кодовое расстояние (и, k) -кода; п, — количество разрядов, равное разрядности счетчика импуль сов 4; и — дополнительный нулевой разо

Ряд °

Программу сдвига в регистре 3 задает вектор надежности (х q + х )

1 Ф 1, который образуется на -выходе сумматора 10 по модулю два. Для этого первый синхровход С регистра

3 связан с выходом сумматора )О, Результат сдвига записывается в нулевой разряд, являющийся выходом регистра 3, который подключен к второму входу элемента И 19. Значение нулевого разряда регистра 3 совместно с вектором надежности Е = 1 + 1 определяет для каждого теста Т лозиJ ции, на которых необходимо корректировать (инвертировать ) значения векторов х, и х . С этой целью другой вход элемента И 19 подключен к выходу сумматора 10. Этот вход выполнен задержанным на время, обеспечивающее окончание переходных процессов при сдвиге информации в регистре 3. Таким образом, Т ° =и IC,Е ! где Т вЂ” значение контрольного тес1 та на д-м такте;

n и Š— значения соответственно нуо левого разряда и и вектора Е íà i-м такте каждого цикла коррекции.

Второй синхровход С регчстра 3 обеспечивает считывание содержимого счетчика 4 в разряды с первого по

m-й.

Сумматоры 11 и 12 по модулю два осуществляют коррекцию векторов х и х на позициях, которым соответствуют значения единиц в контрольном тесте Т .

Иультиплексор 13 осуществляет коммутацию каналов в зависимости от того, на каком цикле работы устройства . блоки обнаружения ошибок 6 или 7 выработают сигнал об отсутствии ошибок.

15224!5

Если ошибка отсутствует при приеме первого кодового.блока х,, то информация получателю выдается по первому каналу если при приеме второго кодо1

5 вого блока х2, — то по второму каналу. Если при коррекции ошибки отсутствуют в блоке х „+ Т, то информация выдается по третьему каналу, если ошибки отсутствуют в блоке х2+ Т> то информация выдается по четвертому каналу.

Элемент KIH 30 объединяет сигналы отказа от декодирования, снимаемые с выхода переполнения регистра 5 и с выходов обнуления счетчика 4 {через элемент И 18) на выход 38 устройства.

Элемент ИЛИ 31 объединяет сигналы коррекции, снимаемые с выходов элементов И 16 и 17 на выход 39 устройства.

В исходном состоянии триггеры 8 и

9, регистры 1, 2, 3 и 5 и счетчик 4 обнулены.

Устройство может работать в следующих режимах.

Режим ретрансляции кодовых блоков х и х возможен в случае необнаруже2 ния ошибок блоками б и 7 обнаружения ошибок в словах х < или х 30

В режим коррекции ошибок устройство переходит лишь в случае обнаружения ошибок блоками 6 и 7 в первом х < и во втором х2 кодовых словах.

Информация поступающая по оконча-:

Э

33 35 нии циклового фазирования на вход 33 устройства, записывается в регистры

1 или 2 на тактовой частоте f< (вход

35 устройства). Выдача, информации из регистров 1 или 2 осуществляется на

40 тактовой частоте f »» f<. Смена часто2 ты следования синхроимпульсов на входе 35 устройства определяется наличием сигнала на выходе 37 устройства

45 коррекции в случае наличия сигнала на выходе 39 °

Устройство работает следующим образрм.

На вход 32 поступает импульс, который переводит триггер 8 в единичч- 50 ное состояние. Это свидетельствует о том, что устройство готово к приему первого кодового блока х, в регистр 1. По окончании циклового AaS5 зирования (поиска маркера блока х.,) с входа 33 первый кодовый блок х < через элемент И 14, открытый единичным потенциалом, снимаемым с прямого выхода триггера 8, и элемент ИЛИ 27 по- ступает на информационный вход регистра 1 на синхровход которого с входа 35 поступают п синхроимпульсов с частотой f .

Одновременно кодовый блок х че< рез элемент ИЛИ 25 поступает на информационный вход блока 6 обнаружения ошибок, где осуществляется проверка на достоверность блока х< (и, k) -кодом (например, для разделимого циклического кода деления на образующий полином) . По окончании записи блока х< в регистр 1 с входа 34 устройства поступает импульс опроса состояния блока 6. Если блок 6 ошибки не обнаруживает, то на первом его выходе (выходе отсутствия ошибки) появляется сигнал, который через элемент И 21 (на .второй вход которого поступает единичный потенциал с прямого выхода триггера 8), поступая на первый адресный вход мультиплексора

13, подготавливает последний к вь<даче информации на выход 36 устройства по первому каналу, т.е. с выхода регистра 1. Этот же сигнал, поступая через элемент ИЛИ 29 на выход 37 устройства, обеспечивает поступление на вход 35 устройства и синхроимпульсов частоты f под действием которых достоверно принятый блок х<. через мультиплексор 13 считывается на выход

36 устройства (при использовании разделимого (и, k)-када считываются только первые 1 разрядов, т.е. на вход 35 устройства поступают k синхроимпульсов частоты 2). В этом режиме регистр 5 находится в нулевом состоянии, так как подключенный ° к

его информационному входу элемент И

20 закрыт нулевым потенциалом, снимаемым с инверсного выхода тригге" ра 8. Поэтому счетчик 4 и регистр 3 обнулены, на выходе элемента И 1 9 постоянно присутствует нулевой потенциал и сумматор !1 по модулю два влияния на работу устройства не ока.зывает .

Если блок 6 обнаруживает ошибку, то на его втором выходе (выходе на-: личия ошибки) появляется импульс, который обнуляет блок 6 (на схеме не показано, но может быть реализовано как сброс элементов памяти декодера циклического кода) и переводит триг-, гер 8 в нулевое состояние. : Через

9 1522 элемент И 17 этот импульс не проходит, так как на втором выходе блока

? присутствует нулевой потенциал. Таким образом, устройство подготовлено

5 для приема второго кодового блока х .

Второй кодовый блох по окончании его циклового фазирования, поступая на вход 33 устройства на тактовой частоте f через открытые элементы

И 15 и ИПИ 28 записывается в регистр

2, а через элемент ИЛИ 26 проверяется на достоверность блоком 7. Одно" временно под действием синхроимпульсов f через элемент ИЛИ 27 осуществляется перезапись содержимого регистра 1, а на сумматоре 10 по модулю два осуществляется сложение кодовых блоков х и х . Так как на первых двух входах элемента И 20 присутствует 20 единичный потенциал, снимаемый с инверсных выходов триггеров 8 и 9, находящихся в нулевом состоянии, то импульсы несовпадения кодовых блоков х< и х< (вектор ошибок Е) через элемент 25

И 20 последовательно заполняют регистр 5 сдвига. Через элемент И 19 импульсы несовпадения не проходят, так как счетчик 4 и регистр 3 нахо-дятся в нулевом состоянии. По окончании записи второго кодового блока х в регистр 2 на вход 34 устройства поступает второй импульс опроса. При этом блок 6 снова подтверждает наличие ошибки. Если блоком 7 ошибка не обнаружена, то на его первом выходе появляется сигнал отсутствия ошибки, который через элемент ИЛИ 29 поступает на выход 37 устройства, а через элемент И 23, на другом входе которо- 40 го присутствует единичный потенциал с инверсного выхода триггера 8, поступает на адресный вход А1 мультиплексора 13, подготавливая его для, выдачи информации на выход 36 устрой- 45 ства по второму каналу, т.е. с выхода регистра 2. Считывание достоверно принятого в регистр 2 кодового блока х осуществляется также под действием синхроимпульсов частоты f 50

Если и после приема второго кодового блока х обнаружена ошибка в блоке 7, то под действием импульса, поступающего на вход 34, на вторых выходах блоков 6 и 7 обнаружения ошибок одновременно появляются единичные потенциалы. При этом срабатывает элемент И 16, так как íà его третьем входе присутствует единичный потен415 10 циал с инверсного выхода триггера 9, на первом — импульс опроса, а на втором — сигнал ошибки блока 7. Элемент

И 17 не срабатывает, так как на третьем его входе присутствует нулевой потенциал, снимаемый с прямого выхода триггера 9. Импульс с выхода элемента И 16, поступая на вход счетчика 4, обеспечивает запись в него содержимого регистра 5, начиная с первого разряда, а поступая на выход 39 через элемент ИЛИ 31, свидетельствует о переходе устройства в режим коррекции. Таким образом, в режим коррекции устройство переходит в случае обнаружения ошибок блоком 6 в первом х и блоком 7 во втором х кодовых блоках.

Коррекция сводится к инвертированию разрядов кодовых блоков х и х<, которые определяются единичными разрядами вектора ошибок Е = 1 < + 1 .

Позиции кодовых блоков х и х, подлежащие инвертированию, определяются методом перебора и задаются контрольным тестом Т .

Номер (j) теста Т задается сос1 тоянием счетчика 4 импульсов. Поэтому перед началом очередного цикла . коррекции содержимое счетчика 4 пере-. писывается в, разряды регистра 3, начиная с первого разряда регистра 3 °

Мультиплексор 13 заблокирован отсутствием сигналов на его адресных вхо- дах АО А3. Сдвиг информации в регистрах 1 и 2 осуществляется под действием синхроимпульсов частоты Е

Таким образом, если, напрймер, при записи второго кодового блока х сумматором 1 0 по модулю два выделено три импульса несовпадения, то регистр

5 сдвига находится в состоянии

0...111, импульсом с выхода элемента

И 16 в счетчик 4 с регистра 5 записывается состояние 0...11 (нулевой разряд регистра 5 не подключен к информационным входам счетчика 4), а .задним фронтом сигнала опроса, поступающего на вход С регистра 3, в последний записывается состояние

0...110 (выходы счетчика 4 подключены к информационным входам регистра

3, начиная с первого, а выходом регистра 3 является выход его нулевого разряда и ).

Так как вектор надежности Е задает,программу сдвига в регистре 3, то на первом цикле коррекции, т.е. для первого теста Т,, сдвиг информации

1 522415

12 в регистре 3 осуществляется по перед- . нему фронту первого импульса на.выходе сумматора 10. Если, например, несовпадение в третьих разрядах первого

5 и второго кодовых слов х и х, то первый импульс появляется на выходе сумматора 10 только на третьем такте (i = 3) в первом цикле (j = 1) коррекции. По этому сигналу осуществляется сдвиг в регистре З,и он перехо-> дит в состояние 0...011. Наличие единицы в нулевом разряде (n ) реги- стра 3, с выходом которого связан вход элемента И 19, обеспечивает про- 15 хождение единичного сигнала с выхода сумматора 1 0 через задержанный на время срабатывания регистра 3 вход элемента И 1 9 на входы сумматоров 11 и 12 только на третьем такте работы устройства в первом цикле коррекции.

Это соответствует инвертированию сумматорами 11 и 12 содержимого третьих разрядов кодовых слов х„ и х . Следующий единичный сигнал с выхода сум- 25 матора 1О осуществляет второй сдвиг в регистре 3 и переводит его в состояние 0...001, а также инвертирует содержимое соответствующих разрядов кодовых слов х„ и х . Приход третье- 30 ,го ычпульса с сумматора 1 0 переводит регистр 3 в состояние 0...000. Такое, состояние регистра 3 свидетельствует, о том, что больше ни на одном такте работы устройства в первом цикле кор35 рекции с выхода элемента И 19 единич-: ный сигнал сниматься не будет. Если первый тест совпадает с -вектором

Ошибки в первом Х1 или во втором ха кодовом слове, то происходит коррек— ция (исправление) этой ошибки. Результат суммирования по модулю два кодового слова х, с первым тестом Т< с выхода сумматора 11 через элемент

ИЛИ 25 поступает на вход блока 6, где проверяется на достоверность, а результат суммирования по модулю два кодового слова х с первым тестом Т„ с выхода сумматора 12 через элемент

ИЛИ 26 поступает на вход блока 7, 50 где проверяется на достоверность. Если ошибка не обнаружена блоком 6, то состояние счетчика 4 не меняется, в регистр 3 задержанным импульсом опроса записывается снова номер первого теста, и мультиплексор 13 через эле55 мент И 22 подготавливается для выдачи информации на выход 36 устройства по третьему каналу. Если блок 7 ошибку не обнаруживает, то также в регистр

3 записывается номер первого теста, мультиплексор 13 через элемент И 24 подготавливается для выдачи инйормации на выход 36 устройства по четвертому каналу. Таким образом, с выхода

36 устройства по окончании первого цикла коррекции в случае необнаружения ошибок блоком 6 считывается кодовое слово х, + Т„ = v так как в этом случае Т4 = 1,, а в случае необнаружения ошибок блоком 7 считывается кодовое словох < + Т„ = v так как в этом случае Т = 1 . Если.оба блока

6 и 7 обнаруживают ошибку, то устройство переходит на второй цикл коррекции. По импульсу опроса блоки 6 и 7 выдают сигналы наличия ошибки, за счет чего срабатывает элемент И 17 и сигнал с его выхода вычитает единицу из счетчика 4 (0...10), состояние которого записывается в регистр 3 (0...1 00).

В дальнейшем работа устройства аналогична работе на первом цикле . коррекции. Отличие состоит лишь в том, что при первом сдвиге (т.е ° на первой единичной позиции вектора надежности Е) в регистре 3 его нулевой разряд не принимает. единичного значения, так как состояние регистра 3

0...010. Нулевой разряд и регистра 3. на втором цикле коррекции (j = 2) принимает единичное значение только на такте, соответствующем номеру второго единичного разряда вектора надежности Е..Это означает, что коррекция ошибки в кодовых словах х и х происходит только на позиции, соответствующей номеру второго единичного разряда вектора надежности E.

В случае необнаружения ошибки блоком 6 на выходе 36 считывается кодовое слово х + Т, так как в этом случае Т = 1<, при необнаружении ошибки блоком 7 на выходе 36 считывается кодовое слово х + Т, так как при этом Т< = 1 . Если блоки б и 7 в этих кодовых словах обнаруживают ошибку, то устройство переходит на третий цикл коррекции.

Режим коррекции продолжается до тех пор, пока не будет найден вектор ошибок 1 = Т или 1 = Т либо пока

5 2 состояние счетчика 4 в процессе вычитания не станет pGBHbM нулю, что свидетельствует о наличии неисправимьх ошибок в кодовых словах хли н т.е. ошибок в одноименных разрядах кодовых слов х < и х, и бессмысленности дальнейших циклов коррекции до величины S

J -!

2 — 2. При обнулении счетчика

4 на всех его инверсных выходах, под5 ключенных к многовходовому элементу

И 18, появляются единичные потенциалы, триггер 9 в режиме коррекции переводится в единичное состояние, по- 10 этому приход импульса опроса на вход

34 обеспечивает появление единичного потенциала на выходе элемента И 18, кбторый через элемент ИЛИ 30 поступает на выход 38 устройства, сигнали- 15 зируя об отказе от декодирования.

Таким образом, поскольку процедура коррекции осуществляется одновре— менно по двум кодовым блокам х и х

4 и (ведется однов ременный поиск векто- 20 ров ошибок 1 < или 1 ), то число циклов коррекции сокращается в два раза, что повышает быстродействие устрой— ства.

25 изобретения

Фо рмула

Декодирующее устройство, содержащее первый триггер, вход установки в

If 1t

1 которого является установочным 30 входом устройства, а прямой выход соединен с первыми входами первого и второго элементов И, инверснкй выход первого триггера соединен с первыми входами третьего и четвертого элемен- 3 тов И, вторые входы первого и третьего элементов И объединены и являются информационным входом устройства, первый элемент ИЛИ, выход которого соеДинен с информационным входом пер- 40 вого блока обнаружения ошибок, пер— вый выход которогс соединен с вторым входом второго элемента И, второй выход первого блока обнаружения ошибок . соединен с входом установки в "0 45 первого триггера и первым входом пятого элемента И, выход которого соединен со счетным входом счетчика, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен с информационным входом первого регистра, вы— ход третьего элемента И соединен с первым входом третьего элементà ИЛИ, выход которого соединен с информационным входом второго регистра, выход которого соединен с вторым входом третьего элемента ИЛИ, тактовые входы первого и второго регистров

1522415 14 объединены и являются тактовым входом устройства, выход первого регистра соединен с вторым входом второго элемента ИЛИ, первым информационным входом мультиплексора и первым входом первого сумматора, выход которого соединен с первыми входами шестого, седьмого элементов И и с первым управляющим входом третьего регистра, прямые выходы счетчика соединены с одноименными информационными входа ми третьего регистра, управляющие входы третьего регистра и первого блока обнаружения ошибок объединены и являются управляющим входом устрой.ства, выход третьего регистра соединен с вторым входом седьмого элемента И, выход которого соединен с первым входом второго сумматора, выход которого соединен с первым входом первого элемента ИЛИ и вторым информационным входом мультиплексора, выход шестого элемента И соединен с входом четвертого регистра, первый выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого является первым управляющим выходом устройства, выходы второго и четвертого элементов И соединены соответственно с первым и вторым адресными входами мультиплексора, выход которого является информационным выходом устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены второй триггер, второй блок. обнаружения. ошибок, восьмой — одиннадцатый элементы И, пятый — седьмой элементы ИЛИ и третий сумматор, второй вход первого элемента ИЛИ подключен к выходу первого элемента И, первый вход третьего сумматора под-! ключен к выходу седьмого элемента И, выход третьего сумматора соединен с третьим информационным входом мультиплексора и первым входом пятого элемента ИЛИ, второй вход и выход которого подключены соответственно к выходу третьего элемента И и информационному входу второго блока обнаружения ошибок, управляющий вход которого объединен с первыми входами восьмого и девятого элементов И и подключен к управляющему входу устройства, первый выход второго блока обнаружения ошибок соединен с первыми входами шестого элемента ИЛИ, десятого элемента И и с вторым входом

Составитель N.Íèêóëåíêoâ

Редактор Л.Веселовская Техред JI.Îëèéíûê КоРРектоР Т.Палий

Заказ 6979/56 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101

15 5224 четвертого элемента И, второй выход блока обнаружения ошибок соединен с вторыми входами пятого, восьмого элементов И и входом установки в "1"

/ 5 второго триггера; прямои выход кото- рого соединен с третьим входом пятого элемента И, вторыми входами девятого, десятого и первым входом одиннадцатого элементов И, инверсный выход второго триггера соединен с третьим входом восьмого элемента И и вторым входом шестого элемента И, третий вход которого подключен к инверсному выходу первого триггера, вы-I15

1 ход восьмого элемента И соединен с тактовым входом счетчика и первым входом седьмого элемента ИПИ, второй вход которого подключен к выходу пятого элемента И, вторые выходы четвертого регистра соединены с,одноименными информационными входами счетчика, инверсные выходы котоporo

16 соединены с одноименными третьими . входами девятого элемента И, выход которого соединен с вторым входом четвертого элемента ИПИ, вторые входыпервого и второго сумматоров подключены к выходам соответственно третьего элемента ИЛИ и первого регистра, вторые входы одиннадцатого элемента И и шестого элемента ИЛИ объединены и, подключены к первому выходу первого блока обнаружения ошибок, выходы десятого и оданнадцатого элементов И соединены соответственно с третьим и четвертым адресными входами мультиплексора, четвертый информационный вход которого объединен с вторым входом третьего сумматора и подключен к выходу второго регистра, выходы шестого и седьмого элементов ИЛИ являются соответственно вторым и третьим управляющими выходами устройства.