Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах. Цель изобретения - повышение надежности устройства за счет использования информационной избыточности современных БИС ЗУ. Устройство содержит накопитель с удвоенной информационной емкостью, регистр адреса, регистр записываемого числа, регистр считываемого числа, блоки передачи записываемого числа, блоки преобразования записываемого числа, блок преобразования адреса и блок преобразования считываемого числа, блок обнаружения и исправления ошибок, блоки дешифрации ошибок, блок управления, распределители импульсов, формирователь сигналов ошибки. В запоминающее устройство с самоконтролем на БИС, имеющих информационную емкость, в два раза превышающую необходимую для решения задач, введено устройство обнаружения и исправления ошибок и блок управления. При этом обеспечивается возможность обнаружения ошибок любой кратности, исправление ошибок, возникших вследствие полного или частичного отказа трех БИС, а также исключение накопления ошибок, возникших вследствие сбоев в результате воздействия внешних дестабилизирующих факторов. 3 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) А1 (511 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОЧИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ (COP

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 43574 74/24-24 (22) 04.01.88 (46) 15.11.89. Бюл. Ф 42 (72) С.А.Лебедев, Е.И.Жуков и В.E.Õàâêèí (53) 681.327.Ь(088.8) (56) Авторское свидетельство СССР

В 951406> кл. G 11 С 29/00, 1980, Угрюмов E.Ï. Элементы и узлы ЭЦВМ.

М.: "Высшая школа", 1976.

Авторское свидетельство СССР

Ф 1249592, кл. G 11 С 29/00, 1985. (54) ЗАЦОМИНАМ1ЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах. Цель изобретения — повышение надежности устройства за счет использования информационной избыточности современных

БИС ЗУ. Устройство содержит накопитель с удвоенной информационной емкостью, регистр адреса, регистр заИзобретение относится к вычислительной технике и мажет быть использовано в отказоустойчивых микропроцессорных системах.

Цель изобретения — повышение надежности устройства за счет исправления ошибок, возникающих при отказе трех БИС (две БИС в одной половине накопителя, одна — в другой), а также множества ошибок большей кратности и предотвращения накопления писывающего числа, регистр считываемого числа, блоки передачи записываемого числа, блоки преобразования записываемого числа, блок преобразования адреса и блок 20 преобразования считываемого числа, блок обнаружения и исправления ошибок, блоки дешифрации ошибок, блок управления, распределители импульсов, формирователь сигналов ошибки. В запоминающее устройство с самоконтролем на БИС, имеющих информационную емкость, в два раза превышающую необходимую для решения задач, введено устройство обнаружения и исправления ошибок и блок управления.

При этом обеспечивается воэможность обнаружения ошибок любой кратности, исправление ошибок, возникших вследствие полного или частичного отказа трех БИС, а также исключение накопления ошибок, возникших вследствие сбоев в результате воздействия внешних дестабилизирующих факторов.

3 з.п.ф-лы, 2 ил, ошибок в накопителе путем записи исправленного кода числа обратно в ячейку с ложной информацией.

На фиг. 1 представлена блок-схема запоминающего устройство (ЗУ) с самоконтролем; на фиг. 2 — структурная схема блока управления устрой— ства.

Устройство (фиг. 1) содержит накопитель 1, аналогичный прототипу, ) 3 15222 регистр 2 адреса, регистр 3 считываемого числа, блок 4 обнаружения и исправления ошибок, выполненный, например, в виде микросхемы К555ВЖ1, использующий ход Хемминга, регистр 5 записываемого числа, блоки 6,...6„ передачи записываемого числа, каждый из которых содержит элементы

И 7 8, элемент ИЛИ 9, блоки 10„...10 „ преобразования записываемого числа, каждый из которых содержит трехвходовые элементы ИЛИ 11,12„ 13, элемент

НЕ 14, блоки 15|... 15„ преобразования адреса, каждый из которых содержит элементы И 16, 17, элемент ИЛИ 18, элемент НЕ f9 блоки 20|... 20„ преобразования считываемого числа, каждый из которых содержит элементы

И 21,22, элемент ИЛИ 23, элемент

НЕ 24 (где ш количество разрядов кода адреса, n — количество разрядов данных). Распределители 25<, 25<, 26|, 26 тактовых сигналов описаны в 12 . Блоки 27|, 27 дешифрации 25 ошибки, каждый из которых содержит элементы НЕ 28,29, элементы И 30,3 1, трехвходавый элемент И 32, функционально представляющие собой дешифратор, формирователь 33 сигналов ошибки содержит триггеры 34,35, элемент

ИЛИ 36, элемент И 37, блок 38 управления.

Блок 38 управления (фиг. 2) содержит триггеры 39-45, элементы

И 46-53, элементы:ИЛИ 54-58, четы35 рехвходовые элементы И 59-61, трехвходовые элементы ИЛИ 62-63, трехвходовый элемент И 64, четырехвходовый элемент ИЛИ 65, элементы НЕ 66, 40

67, триггер 68 с счетным входом, элемент 69 задержки, входы синхронизации записи, входы синхронизации чтения, входы обнаружения ошибок.

Информационные входы 70 устройст- 45 ва, адресные входы 72 устройства, вход 72 задания режима, вход 73 обращения, вход 74 записи/чтения, шина 75. "Таймер™, информационные выходы 76, выход 77 сигнала "Готовность", в д 78 cHrH a "разрешеТ ние считывания", выход 78 сигнала

"Ошибка".

Устройство может работать в двух режимах: с коррекцией любой кратности с восстановлением данных в накопителе только при многократных ошибках и режиме повышенной надежности, т.е. с коррекцией ошибок любой кратности и восстановлением данных в накопителе при любой ошибке. Для реализации работы устройства в первом режиме необходимо на вход 72 устройства подать признак режима "0". Первоочередная задача работы с устройством заключается в загрузке данных в память. При каждом обращении к устройству сигналом "Запрос ЗУ" 73 происходит установка, если это требуется, в исходное состояние триггеров.34, 36 и происходит запись в регистры 2 И 5 соответственно кодов адреса и входных данных с входов

71, 70. Допускается .первое обращение к устройству производить при отсутствии сигнала "Готовность" на выхо.— де 77 блока управления 38.

Одновременно с сигналом "Запрос

ЗУ" процессор (на схеме не показано) устанавливает на входе 74 сигнал "Запись/чтение" равный "1", который поступает на накопитель 1 и на адин из входов элемейта И 46, на другой вход которого поступает сигнал "Запрос ЗУ" также равный 1" °

С выхода элемента И 46 сигнал устанавливает в состояние, соответствующее данному циклу (запись) триггер

41, а через один из входов элемента

ИЛИ 63 устанавливает триггер первой записи 40 в единичное состояние, которое запускает распределитель тактовых сигналов первой записи 25„ .

Сигнал с прямого выхода триггера

41, находящегося в состоянии "1", приходит на второй вход элемента И 7 каждого блока передачи записываемого числа .6 и разрешает проход битов записываемого числа с регистра 5 на вход блока преобразования занисываемого числа 10. Счетный триггер

68 управляет блоком 10 и блоком преобразования адреса 15, подавая на накопитель прямые данные и адрес или инверсные. При считывании из половины накопителя, определяемой инверсным значением адреса (где записаны данные в инверсном виде), происходит обратное преобразование .этих данных в прямой код в блоке преобразования считываемого числа, который управляется сигналами с выхода того же триггере 68.

Накопитель 1 выполняется из микросхем, имеющих емкость в два раза больше требуемой. Первая половина

1522 накопителя определяется прямым значением адреса и в нее записываются прямые значения данных, вторая— инверсным значением адреса И данных, Запущенный распределитель тактовых сигналов первой записи 25, начинает последовательно вырабатывать тактовые сигналы. Сигнал с первого (сверху) выхода "1" через элемент

ИЛИ 55 снимает сигнал "Готовность"

77 на триггере 39, этим сообщая, что устройство занято. Сигналом с второго выхода ("О) распределителя

25, через элементы И 59 и 60 производится запись записываемого числа в блок 4 обнаружения и исправления ошибки для формирования контрольных битов. Затем, через время необходи« мое для формирования контрольных битов, происходит запись данных и контрольных битов в накопитель.

Эта запись происходит в момент сигнала управления на третьем выходе "0" распределителя 25,, который называется "Выбор кристалла" и через элемент И 61 поступает на соответствующий вход каждой БИС накопителя. Появившийся сигнал " 1" на четвертом выходе распределителя 25 через элемент ИЛИ 65 устанавливает триггер 44 в состояние, которое за.пускает распределитель тактовых сиг налов. 25, Сигнал"1" с.пятбго выхода распределителя 25< устанавливает триггер 40 в исходное состояние.

Закончилась запись числа в одну из половин накопителя (например, в первую) и начинается запись .во -вторую половину, Сигнал с первого выхода "1" распределителя 25< через схему ИЛИ 62 переводит триггер с счетным входом 68 в противоположное состояние. Сигналы с выхода триггера устанавливают иа входах накопителя 1 инверсные значения адреса и данных, управляя соответственно блоками 15 и 10. Далее, сигналом "0" с второго выхода распределителя 25 происходит запись данных, находящихся на шине данных (выходы блока 10) в блок 4 для формирования контрольных битов. Затем, сигналом "0", появившемся через время, необходимое для формирования контрольных битов на третьем выходе, производится запись данньк и контрольных битов в накопитель. Сигналом

"1" с четвертого выхода через схему

292

ИЛИ 54 устанавливается в единичное состояние триггер 39 и на вькоде 77

If устройства появляется сигнал Готовность". Сигнал " 1" с пятого выхода устанавливает триггер 44 в исходное состояние.

В режиме считывания устройство работает следующим образом.

1О Нри каждом обращении к устройству сигналом "Запрос ЗУ" с входа 73 происходит запись в регистр 2 кода адреса с входов 71. Одновременно с этим сигналом на входе 74 устанавли15 вается сигнал "Запись/чтение", равный "0, который запрещает прохождение сигнала "Запрос ЗУ" через элемент И 46, и, преобразовавшись в."1" на элементе НЕ 66, разрешает через

20 элемент И 47 прохождение сигнала

"Запрос ЗУ" на триггер 41 и устанавливает его в соответствующее положение. Второй (инверсный) выход этого триггера, установившийся в состояние

25 "1", подключает к блоку передачи записываемого числа информационные выходы 76 регистра считываемого числа 3.

Это необходимо, если при первом

30 считывании будет обнаружена многократная ошибка и данные, полученные при втором считывании из другой половины накопителя i потребуются для восстановления в первой половине накопителя истинного числа.

Одновременно с выхода элемента

И 47 сигнал устанавливает триггер первого считывания 42 блока 38 в единичное состояние, которое запускает

40 распределитель тактовых сигналов первого считывания 26 . Одновременно с выхода этого триггера сигнал

"1" поступает на один из входов элемента ИЛИ 57, с выхода которого

45 приходит на управляющий вход элемента ИЛИ 13 каждого блока преобразования записываемого числа 10 и переводит выход этого элемента в высокоимпендансное состояние.

Распределитель 26„ начинает формировать сигналы, управляющие устройством. Сигнал " 1" с первого выхода через один из входов элемента ИЛИ 55 поступает на второй вход триггера 39 и снимает на выходе устройства 77

55 сигнал Готовность . Одновременно

ft II через элемент ИЛИ 56 устанавливает триггер 43 в исходное состояние, т.е. на выходе появляется сигнал

7 1522292 8

"1" (если до этого он находился в противоположном состоянии) . Сигнал

"0" (выбор кристалла), появившийся на втором выходе распределителя 26, через элемент И 61 подается на соответствующий вход каждой БИС накопителя 1. Происходит считывание данных и контрольных битов из накопителя.

Считанные данные и контрольные биты появляются на шине и соответственно на входах блока 4. Последовательно появившиеся сигналы "0" на третьем -и четвертом выходах распредели. теля 26 произведут запись считанных данных.и контрольных битов в блок 4, который в свою очередь из считанных данных сформирует новые контрольные биты, сравнит их с контрольными битами из накопителя и выработает синдром ошибки, результатом которого на выходах блока 4 появятся (или не появятся) флаги ошибок. Состояния могут быть следующие: ."0" на обоих выхода - нет ошибок, "1" на первом, "0" на втором выходе — однократная ошибка, "0" на первом "1" на втором выходе. — многократная ошибка» Эти флаги йоступают на блоки дешифрации ошибки 27, . и 27 которые представляют собой дешифратор. Стробирующии сигналом блока .27 является сигнал с восьмого вы1 хода распределителя 26 . Далее этот .сигнал,. в зависимости от состояния флагов, может появиться при. отсутствии ошйбок — иа выходе элемента И 32. . Далее этот сигнал поступит на вход .! ! элемента И 51, второй вход которого закрыт "0", установленным на входе

72 и дальнейших действий не. совершит; при однократной ошибке — на выходе элемента И 3 1. Этот сйгнал ие пройдет дальше элемента И 49, который по другому входу закрыт тем же сигналом с входа 72; при многократной (некорректируемой) ошибке — на выходе элемента И 30. В том случае необходимо обращение к второй половине накопителя.

В первых двух случаях окончание цикла чтения одинаково. Сигнал, появляется на пятом выходе распределителя 26, через элемент И 50 на второй вход которого подана " 1", с выхода триггера 43 через один из

55 входов элемента ИЛИ 58 произойдет запись считываемого числа в регистр

3. Ксли работа в данном цикле велась с первой половиной, т.е. данные были записаны в коде, то и через блоки преобразования считываемого числа 20 они пройдут в прямом коде.

Это определяет триггер 68, который управляет блоками 10, 15,20 одинаково.

Затем через элемент задержки 69 сигнал появится на выходе устройства 78, который означает разрешение считывания информации с выходов 76 устройства. Сигнал с шестого выхода распределителя 26-1 приходит на элемент

И 64, на двух других входах которого находятся "1", так как триггер 43 находится в единичном состоянии и

11 I f

0, установленный на входе 72 через элемент НЕ 67, поступает "1" на элемент И 64. С выхода этого элемента сигнал через один из входов элемента ИЛИ 54 устанавливает триггер

39 в единичное состояние и на выходе устройства появляется сигнал "Готовность". Сигнал с седьмого выхода распределителя 26 через элемент .

ИЛИ 56 подтвердит состояние " 1" на выходе триггера 43 и произведет сброс триггера 42.

В третьем случае (прн многократной ошибке) сигнал, появившийся на выходе элемента И .30, установит триггер 43 в нулевое состояние, "0" на выходе этого триггера закроет элемент И 64, тем самым запретит установку сигнала "Готовность", а запретом на элементе И 50 не разрешит прохождение строба и в регистр считываемого числа н, следовательно, на выходах 76 не появится искаженная информация, а на выходе 78 не появится сигнал "Разрешение считываII ния . Одновременно этот сигнал установит в единичное состояние триггер 35 формирователя сигналов ошибки 33 и триггер 45, " 1", появившаяся на выходе триггера 45 через элемент

ИЛИ 57 поступит на управляющий вход элемента ИЛИ 13 каждого блока 10 и переведет выход этого элемента в высокоимпедансное состояние. Одновременно произойдет запуск распределителя тактовых сигналов второго считывания 26

Сигнал с первого выхода распределителя 26 через элемент ИЛИ 62 переведет счетный триггер 68 в противоположное предыдущему состояние, тем самым произойдет обращение к другой половине накопителя; если " 1"

1522292

35 установится на втором выходе этого триггера, то на накопитель будет подано инверсное значение адреса. Код адреса, зафиксированный на регистре

2, инвертируется элементом НЕ 19 каждого блока 15 к через элемент

И 17 (так как на второй вход этого элемента подана " 1"), элемент ИЛИ 18 установится на входах накопителя.

Известно, что в, половине, определяемой инверсным значением адреса, записаны данные также в инверсном виде, следовательно, при считывании нх нужно обратно проинвертировать. Это происходит в блоке 20, который работает аналогично блокам 15 и 10. Сигнал "0" "Выбор кристалла", появившийся на втором выходе распределителя 26, через элемент И 61 подает. ся на соответствующий вход каждой БИС накопителя 1 ° Происходит считывание данных и контрольных битов аналогично первому считыванию. Считанные данные и контрольные биты появляются на входе каждой БИС накопителя 1, а следовательно, и на входах блока

4. Последовательно появившиеся сигналы "0" на третьем и четвертом выходах распределителя 26 произведут запись считанных данных и контрольных битов в блок 4, которое в свою очередь из считанных сформируетновые контрольные биты, сравнит их с контрольными битами считанными из

1 накопителя, и выработает синдром ошибки, результатом которого, как и при первом считывании, ка выходах блока 4 появятся флаги ошибок. Эти флаги, а также сигнал с шестого выхода распределителя 26, которые приходят на блок 27, определяет дальнейшую работу устройства. Появившийся сигнал "1" на первом (снизу) выходе блока 27> указывает на отсут- 4 стВие ошибки второго считывания, Если этот сигнал появился на втором . выходе — однократная ошибка второго считывания. В этих случаях окончание цикла считывания одинаково. В первом случае сигнал непосредственно поступает на один иэ входов элемента ИЛИ 65, во втором — через открытый элемент И 53 (который открыт по второму -входу "1" с выхода элемента НЕ 67) также на вход элемента

ИЛИ 65. Далее с выхода этого элемента сигнал установит триггер 44 в состояние "1", тем самым произойдет запуск распределителя 25 ° Одновременно сигнал с шестого выхода распределителя 26 через один иэ входов элемента ИЛИ 58 произведет запись данных в регистр 3 считываемого числа, которые к этому времени установятся на его входах. А через элемент задержки 69 установится на выходе устройства 78 в виде сигнала

"Разрешение считывания". Сигнал с пятого выхода распределителя 26 установит триггер 45 в исходное состояние, тем самьи закончится цикл считывания.

Записанные в регистр 3 данные появятся на информационных выходах

76. Одновременно через открь1тый элемент И 8 блока 6 (так как триггер

41 находится в состоянии, соответствующем циклу считывания и на втором

его выходе "1") они поступят на блок

10 и далее на накопитель. Это необходимо для того, чтобы произвести в первую половину накопителя верного значения данных, так как при первом считывании обнаружена многократная ошибка и ее необходимо в накопителе откорректировать ° Запущенный раснределитель 25 произведет эту запись. Процедура записи описана выше.

Если при втором считывании определена многократная ошибка, то сигнал появится на третьем (снизу) выходе блока 27, который установит триггер 34 блока ошибки 33 в состояние "1", а так как при первом считывании бала тоже многократная ошибка, которая установила триггер 35 в состояние "0", произойдет совпадение двух "1" на элементе И 37. и на выходе устройства 79 появится сигнал "Ошибка", сообщающий о некорректируемой ошибке. В этом случае в регистр считываемого числа 3 все же произойдет запись данных с ошибкой и дальнейшее решение принимает процессор (не показан) .

Для снятия сигнала "Ошибка" на выходе 79 необходимо обратиться к устройству, т.е. подать сигнал "Заорос ЗУ" на вход 73.

Сигнал "Таймер" на входе 75 через один из входов элемента И 48, ИЛИ 62 подается на вход счетного триггера

68 и тем самым обеспечивает подключение через равные промежутки времени обеих половин накопителя 1. Это

11 15 производится для того, чтобы не допустить накапливание ошибок в каждой половине накопителя и своевременно ее обнаружить и исправить.

Действие сигнала "Таймер" блокируется отсутствуем сигнала "Готовность" на выходе 77, т.е. в момент, когда есть обращение к устройству.

Выводы о работе устройства в данном режиме. В цикле записи проис ходит запись поочередно в первую и вторую половины накопителя, т.е., .,затрачивается двойное время обращения к ЗУ. В цикле считывания алгоритм работы следуюпрюй: если отсутствует при первом считывании многократная ошибка, то затрачивается время одного обращения; при многократной ошибке первого считывания следует второе считывание из другой половины накопителя, если при этом отсутствует многократная ошибка, то производится цикл записи в первую половину (где была обнаружена многократная ошибка) для восста. новления верного кода данных, т.е. суммарно затрачивается тройное время обращения к ЗУ; если и при втором считывании обнаружена многократная ошибка, то процессору или устройству, обратившемуся к ЗУ, выдается неверная информация, но выставляется сигнал "ошибка" для принятия определенного решения»

Данный режим работы не защищает накопитель от накопления сбоев, .так как производит восстановление данных в накопителе только при многократной ошибке. С течением времени сбои от g — частиц и другие могут привести к наличию в обоих половинах многократных неисправляемых, ошибок, что исключит дальнейшее использование устройства ЗУ без новой загрузки (прочистки) накопителя.

Работа устройства в режиме повышенной надежности .

Формирование сигналов управления . накопителем 1 в циклах записи и считывания осуществляется четырьмя распределителями тактовых сигналов; первой записи 25(, второй записи 25, первого считывания 26(, второго считывания 260 . Функционирование этих распределителей описано вы ше. Описание работы устройства в ре жиме повьппенной надежности целесообразно провести в рамках передачи уп22292

55 равления между этими четырьмя распределителями.

Для реализации режима повышенной надежности необходимо на вход 72 noIl I1 дать 1, следовательно, откроются элементы И 4 9, 5 1, 5 2 и через элемент НЕ б 7 закроются — И 53, 6 4 . На вход 7 5 устройства подается " О" °

Цикл записи н е отличается от описанн а го в первом режиме, т . е . записи в одну половину накопителя происходит запись инверсного числа в другую, определяемую инверсным кодом адреса .

Цикл первого считывания пр оисходит аналогично первому режиму, а передача сигНалов управления осуществляется иначе. При отсутствии ошибки первого считывания через открытый элемент И 51 передается управление распределителю тактовых сигналов второй записи, 25, которая производит запись соответствующего кода числа в другую половину накопителя 1, эта осуществляется для восстановления возможных сбоев в коде числа в другой (резервной) половине накопителя. Кроме того, сокращается общее время обращения к ЗУ, следовательно, сигнал разрешения считывания 78 появится после первого безошибочного считывания, а сигнал "Готовность" 77 после цикла записи в другую половину накопителя °

При возникновении однократной ошибки первого считывания управление передается уже распределителю первой записи 25< а после второй 25

Это необходимо для того, чтобы восстановить число, в котором была обнаружена однократная ошибка, и исключить возможные ошибки во второй (резервной) половине, т.е. сигнал разрешения считывания 68 появится через время первого считывания, а ""Готовность" 77 после двух циклов записи.

При многократной ошибке первого считывания происходит (как и в первом режиме) передача управления распределителю тактовых сигналов второго считывания 26-, в процессе которого также может произойти три варианта наличия ошибок.

Отсутствие ошибки второго считывания. Происходит передача управления на распределитель второй записи

25 для восстановления числа, хранящегося в половине накопителя из

13

14

1522292 которой быпо первое считывание с мно гократной ошибкой. Сигнал разрешения считывания 78 появится через время, затраченное на два считывания, "Готовность" 77 еще через время, затраченное на одну запись.

Однократная ошибка второго считывания. Управление передается через открытый элемент И 52 на распределитель 25< первой записи, а затем второй 25 . Происходит восстановление чисел в первой и второй половинах накопителя, в первой многократная ошибка, во второй — однократная.

Сигнал разрешение считывания 78 устанавливается через время, затраченное на два считывания, а готовность

77 еще через время, затраченное на две записи. - 20

Многократная ошибка второго считывания. Устройство работает как и в первом режиме на информационные входы 76 выдается информация с ойибкой, 25 но на выходе 79 устанавливается флаг

"Ошибка", Формула изобретения

ЗО

1. Запоминающее устройство с .самоконтролем, содержащее накопитель, регистр адреса, регистр записываемого числа, регистр считываемого чис-.. ла, блоки преобразования записываемого числа, блоки преобразования адреса, блоки преобразования считываемого числа, формирователь сигнала ошибки, причем вход записи регистра адреса является входом обращения устройства и соединен с входом записи регистра записываемого числа и первым входом формирователя сигналов ошибки, входы регистра адреса явля- 45 ются адресными входами устройства, выходы регистра адреса соединены с первыми входами блоков преобразования адреса, выходы которых соединены с адресными входами накопителя, вход записи-чтения которого является

:соответствующим входом устройства, вторые и третьи входы блоков преобразования адреса соединены соот-. ветственно с вторыми и третьими входами блоков преобразования .считыва55 емого числа и блоков преобразования записываемого числа, выходы блоков преобразования записываемого числа соединены с информационными входамивыходами накопителя, с первыми входами блоков преобразования считываемого числа, выходы которых соединены с информационными входами регистра считываемого числа, выходы регистра считываемого числа являются информационными выходами устройства, информационные входы регистра записываемого числа являются информационными входами устройства, о т л и ч аю щ е е с я тем, что, с целью повышения надежности устройства, в него введены блок управления, четыре распределителя тактовых сигналов, блок обнаружения и исправления ошибок, блоки передачи записываемого числа, первый и второй блоки дешифрации ошибки, причем первые и третьи входы блоков передачи записываемого числа соединены с выходами регистра записываемого числа и соответствукицими выходами регистра считываемого числа, вторые и четвертые входы блоков передачи записываемого числа соединены соответственно с восьмым и Седьмым. выходами блока управления, выходы . блоков. передачи записываемого числа со- единены с первыми входами блоков преобразования записываемого числа, первый и второй выходы блока обнаружения и исправления ошибок соединены соответственно с вторыми и третьими входами блоков дешифрации ошибки, первый и второй входы блока обнаружения и исправления ошибок соединены с девятым и десятым выходами-блока управления, входы-выходы информационных ресурсов блока обнаружения и исправления ошибок соединены с информационными входами-выходами накопителя, входы-выходы контрольных разрядов блока обнаружения и исправления ошибок соединены с входами-выходами контрольных разрядов накопителя, восьмой выход третьего распределителя тактовых сигналов соединен с первым входом первого блока дешифрации ошибки, первый, второй, третий выходы которого соединены соответственно с первым, вторым и третьим входами признаков ошибок блока управления, шестой выход чет.вертого распределителя тактовых curIналов соединен с тринадцатым входом синхронизации чтения. блока управления ,и с третьим входом второго блока дешифрации ошибки, первый выход которого соединен с вторым входом формиl5 1522292 16

50 рователя сигналов ошибки, а второй и третий выходы соединены соответ ственно с четвертым и пятым входами признака блока управления второй

У 5 выход блока управления соединен с входом первого распределителя тактовых сигналов, выходы с первого по пятый которого соединены соответственно с первого по пятый входами син- 1О хронизации записи блока управления, третий выход блока. управления. соединен с входом третьего распределителя тактовых сигналов, выходы с riep.вого по седьмой которого соединены соответственно с первого по седьмой входами синхронизации чтения блока управления,-шестнадцатый выход блока управления соединен с входом второго распределителя тактовых сигналов, 2О .выходы с первого по четвертый которого соединены соответственно с шестого по девятый входами синхронизации записи блока управления, пятый выход второго распределителя такто- 25 вых сигналов соединен с десятым входом синхронизации записи блока управления и четвертым входом формирователя сигналов ошибки, четырнадцатый выход блока управления соединен с входом четвертого распределителя тактовых сигналов, выходы с первого по пятый которого. соединены соответственно с восьмого по двенадцатый входами синхронизации чтения блока управления, четвертый выход блока управления соединен с третьими входами блоков преобразования записываемого числа, пятый выход блока управления соединен с вторыми входами блоков преобразования записываемого числа, шес- 40 той выход блока управления соединен с четвертым входом блоков преобразования записываемого числа, один, надцатый выход блока управления соединен с входом записи регистра считываемого числа, тринадцатый выход блока управления соединен с входом выборки накопителя, пятнадцатый

1 выход блока управления соединен с

:третьим входом-формирователя сигнала ошибки, выход которого является выходом ошибки устройства, первый и двенадцатый выходы блока управления являются соответственно выхо дами готовности и разрешения считы55 вания устройства, входы режима и таймера блока управления являются соответствующими входами устройства, входы обращения и чтения-записи блока управления являются соответствующими входами устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый блок передачи записываемого числа содержит первый и второй элементы И, элемент ИЛИ, выход которого является выходом блока, а входы подключены к выходам первого и второго элементов И, первый и второй входы первого элемента И являются соответственно первым и вторым входами блока передачи записываемого числа, третьим и четвертым входами которого являются соответственно первый и второй входы второго элемента И.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь сигналов ошибки содержит первый и второй элемент ИЛИ и элемент И, выход которого является выходом формирователя сигнала ошибки, входы элемента И соединены с выходами триггеров, первый и второй входы первого триггера являются соответственно первым и вторым входами формирователя сигналов ошибки, первый вход второго триггера является третьим входом формирователя сигналов ошибки, второй вход второго триггера соединен с выходом элемента ИЛИ, входы которого соединены соответственно с первым и четвертым входами формирователя сигналов ошибки.

4. Устройство по и, 1, о т л и- ° ч а ю щ е е с я тем, что блок управления содержит первый — седьмой триггеры, первый — двенадцатый элементы И, триггер со счетным входом, первый — восьмой элементы ИЛИ, первый и второй элементы НЕ и элемент задержки, причем прямой и инверсный выходы триггера со счетным входом соединены соответственно с четвертым и пятым выходами синхронизации записи блока управления, вход триггера со счетным входом соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с шестым входом синхронизации записи и восьмым входом синхронизации чтения блока управления, а третий вход соединен с выходом второго элемента И, второй вход которого соединен с входом таймера блока управления, первый

22292

1.5

55

17 15 вход второго элемента И соединен с первым выходом блока управления и выходом первого триггера, второй вход первого триггера соединен с выходом второго элемента ИЛИ, первый вход которого соединен с первым входом синхронизации записи блока управления, второй вход второго элемента ИЛИ соединен с первым входом синхронизации блока управления и первым входом четвертого злемен» та ИЛИ, второй вход которого соединен с седьмым входом. синхронизации чтения блока управления и вторым входом второго триггера, первый вход второго триггера соединен с выходом третьего элемента И и вторым входом пятого триггера, первый и второй выходы которого соединены соответственно с седьмым и восьмым выходами блока управления, первый вход пятога триггера соединен с третьим входом пятого элемента ИЛИ и выходом первого элемента И, первый.вход которого соединен. с входом записи-чтения блока управления и входом первого элемента НЕ, выход первого элемента НЕ соединен с вторым входам третьего элемента И, первый вход которого соединен с входом обращения блока унравлення и вторым входом первого. элемента И, выход четвертого элемента ИЛИ соединен с первым входом третьего триг-. гера, второй вход которого соединен с первым входом обнаружения ошибки пятнадцатым выходом блока управления и с первым входом седьмого триггера, выход которого соединен с четырнадцатым выходом блока управления и вторым входом шестого элемента ИЛИ, первый вход шестого элемента ИЛИ соединен с третьим выходом блока управления и выходом второго триггера, выход третьего триггера соединен с первым входом седьмого элемента И и третьим входом четвертого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, первый вход первого элемента ИЛИ соединен с девятым входом синхронизации записи блока управления, второй выход блока управления соединен с выходом четвертого триг\ гера, первый вход которого соединен с выходом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами I

f0

45 пятого и восьмого элементов И., второй вход четвертого триггера соединен с пятым входом синхронизации записи блока управления, первые входы пятого, шестого и восьмого элементов И соединены с входом режима блока управления и входом второго элемента НЕ, выход которого соединен с первыми входами четвертого и девятого элементов И, вторые входы которых соединены соответственнь с пятым входом синхронизации и пятым входом обнаружения ошибок блока управления, вторые входы пятого и восьмого элементов И соединены соответственна с вторым и пятым входами обнаружения ошибок блока управления, шестнадцатый выход блока управления соединен с выходом шестого триггера, первьф вход которого соединен с выходом седьмого элемента ИЛИ, первый и третий входы которого соединены соответственно с выходами девятого и шестого элементов И, а второй и четвертый входы соединены соответственно с.четвертым входом синхронизации записи н четвертью входом обнаружения ошибки блока управления, первый и четвертый входы десятого.элемента И соединены соответственно с третьим и десятым вхадамн синхронизации чтения блока управления, первый и четвертый входы одиннадцатого элемента И соединены соответственно с четвертым и одиннадцатым входами синхронизации чтения блока управления, вторые и третьи входы десятого и одиннадцатого элементов И соединены соответственно с вторым и седьмым входами синхронизации записи блока управления, выходы десятого и одиннадцатого элементов И соединены соответственно с девятым и десятым выходами блока управления, тринадцатый выход блока управления соединен с выхадом двенадцатого элемента И, входы с первого по четвертый которого соединены соответственно с вторым и девятым входами синхронизация чтения и с третьим и восьмым входами синхронизации записи блока управления, двенадцатый выход блока управления соединен с выходом элемента задержки, вход которого соединен с одиннадцатым выходом блока управления и выходом восьмого элемента ИЛИ, первый и второй входы восьмого элемен19

1522292

20 та ИЛИ соединены соответственно с тринадцатым входом синхронизации чтения блока управления и выходом седьмого элемента И, второй вход которого соединен с пятым входом синхронизации чтения блока управления, второй вход седьмого триггера соединен с двенадцатым входом синхронизации чтения блока управления, второй вход шестого триггера соедиk. нен с десятым входом синхронизации записи блока управления, третий вход обнаружения ошибок которого соединен с вторым входом шестого элемента И, выход шестого элемента

ИЛИ соединен с шестым выходом блока управления, второй вход первого триггера соединен с выходом первого

10 элемента

1522292

И

ЯУ

ХО

Заказ 6970/50 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Тираж 558

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Составитель А.Еремеев

Редактор N,Òîâòèí Техред М.Ходанич Корректор Yi, Самборская

У/