Оперативное запоминающее устройство с коррекцией ошибок на основе мажоритарного декодирования

 

Изобретение относится к вычислительной технике. Цель изобретения - расширение области применения путем обеспечения записи одноразрядных слов данных. Устройство содержит основной 1 и дополнительный 2 блоки памяти, мажоритарный элемент 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8, первый 9 и второй 10 блоки свертки по модулю два, блок 11 модификации контрольных разрядов, состоящий из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12<SB POS="POST">1</SB> и 12<SB POS="POST">2</SB> и регистра 15, элемент И 13 и блок 14 управления. Цикл записи для данного ОЗУ преобразуется в цикл "считывание-модификация-запись", причем этап "модификация" включает операции исправления для информационных битов считанного слова однократной ошибки и ввода в его состав нового записываемого бита, а контрольных битов - операцию одновременного инвертирования содержимых соответствующих пар контрольных битов в случае несовпадения записываемого бита с истинным значением считанного бита. Сигнал инвертирования содержимых контрольных битов и выходной информационный сигнал устройства формируются мажоритарным элементом 3, что обеспечивается сравнением записываемого бита отдельно с каждым из трех значений считанного бита на его входах. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) А1 (50 4 С 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬГИЯМ

ПРИ ГКНТ СССР

1 (21) 4276334/24-24 (22) 0.6. О 7. 87 (46) 15. 11.89. Бюл. И 42 (72) С.А. Фастов,. С.В. Сушка, А.И. Березенко и В. И. Эннс (53) 681.327.(088 ° 8 ) (56) Патент СНА И - 4335459, кл. 371 -38, опублик. 1982.

Авторское свидетельство СССР

К 1073799, кл. G 11 С 29/00, 1982. (54) ОПЕРАТИВНОЕ ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОНИЯОК НА ОСНОВЕ

МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯ (57) Изобретение относится к вычислительной технике. Цель изобретения — расширение области применения: путем обеспечения записи одноразрядных слов данных. Устройство содержит основной 1 и дополнительный 2 . блоки памяти, мажоритарный элемент

3, элемент ИСКЛЮЧАЮЩЕЕ KIN 8, первый

9 и второй 1 О блоки свертки по Мору лю два, блок 11 модификации контроль2 ных разрядов, состоящий из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12„и 12 и регистра 15, элемент И 13 и блок 14 управления. Цикл записи для данного ОЗУ преобразуется в цикл "считывание-модификация-запись", причем этап "модификация" включает операции исправления для информационных битов считанного слова однократной ошибки и ввода в его состав нового записываемого бита, а для контрольных битов — операцию одновременного инвертирования содержимых соответствующих пар контрольных битов в случае несовпадения записываемого бита с истинным значением считанного бита. Сигнал инвертирования содержимых контрольных битов и выходной информационный сигнал устройства формируются мажоритарным элементом 3 что обеспечивается срав- нением записываемого бита отдельно с каждым иэ трех значений считанного бита на ега входах. 2 ил.

1522290

15

Изобретение относится к вычислительной технике, а точнее, к запоминающим устройствам с коррекцией ошибок, и может быть использовано при ,создании последних в интегральном исполнении.

Цель изобретения — расширение, области применения устройства за счет возможности записи в него одно.разрядных слов данных.

На фиг. 1 показана структурная схема, одноразрядного оперативного запоминающего устройства с коррекцией ошибок на основе мажоритарного декодирования, на фиг. 2 — показан пример реализации блока управления, обеспечивающего разбиение внешних циклов обращения к устройству на внутренние циклы записи и считывание.

Устройство содержит. основной 1 и дополнительный 2 блоки памяти, мажоритарный элемент 3, информационные вход 4 и выход 5, вход 6 задания режима работы, вход 7 выборки, элемент ИСКЛЮЧАЮЦЕЕ ИЛИ 8, первый 9 и второй 10 блоки свертки по модулю два, блок 11 модификации контрольных разрядов, в состав которого входят элементы ИСКЛЮЧАЮЦЕЕ ИЛИ 12 „ и 12 .

Устройство также содержит элемент.

И 13 и блок 14 управления. В состав блока 11 входит также регистр 15.

Блок 14 управления (фиг. 2) содержит элемент И 16 и элемент 17 задержки.

Устройство работает следующим образом.

Любое обращение к предложенному оперативному запоминающему устройству (ОЗУ), инициируемое соответствующими сигналами на входе 7 выбора устройства, начинается с выполнения операции считывания информационных разрядов внутреннего слова данных из блока 1 и контрольных разрядов из блока 2 (в качестве корректирующего кода для, данного ОЗУ выбран итеративный код, на что указывает наличие двух информационных входов (выходов) блока 2. Такой цикл обращения к ОЗУ является обязательным для одноразрядных устройств с коррекцией ошибок в связи с необходимостью модификации контрольных разрядов с учетом всех информационных разрядов внутреннего слова, а не только одного записываемого бита.

В целях упрощения описания конструкции в рассматриваемом ОЗУ отсутству30

55 ют адресные цепи выборки элементов памяти блоков 1 и 2. Кроме того, отсутствуют также и внутренние средства начальной установки элементов памяти, что вызвано предложением об отсутствии дефектных элементов памяти и наличием операции исправления ошибок в режиме записи.

Рассматриваемое ОЗУ является статическим, и поэтому для сохранения его высокого быстродействия в режиме считывания использовано исправление ошибок на основе мажоритарного декодирования. Далее, так как число циклов считывания данных из ОЗУ обычно, по крайней мере в несколько раз, превосходит число циклов записи данных, то предложено использовать удлиненный цикл обращения к ОЗУ, состоящий из операций считывания, модификации и записи, только в режиме внешней записи, а в режиме внешнего считывания ограничиться только непосредственным выполнением операций считывания и исправления ошибки. Это позволяет повысить частоту обращений к ОЗУ в ,режимах считывания.

Как было сказано выше, цикл внешней записи данных в ОЗУ разбивается на последовательность операций считывания, модификации и записи. Счи" танная из блоков 1 и 2 информация поступает на элемент ИСКЛЮЧАЮЦЕЕ

ИЛИ 8, и блоки 9 и 10, это позволяет восстанавливать в режиме внешнего считывания значения выбранных битов в соответствии с уравнениями кодирующей матрицы итеративного кода, а в режиме внешней записи-значения сумм по модулю два этих величин и записываемого бита данных, поступившего на информационный вход 4 устройства.

Это достигается использованием элемента И 13, который пропускает в режиме записи на входы блоков 9 и 10 сигналы со входа 4, а в режиме считывания — сигнал уровня "О". Сигналы с выходов блоков 9 и 10 поступают на первые два входа мажоритарного элемента 3, на третий вход которого в режиме считывания подается сигнал выбираемого бита с выхода блока 1, а в режиме записи — результат сложения по модулю два содержимого выбираемого бита со значением записываемого бита. Таким образом, в режиме внешнего считывания на информационном.выходе устройства 5 формируется исправ5 1522290 ленное (если это необходимо) значение выбираемого бита данных, а в режиме внешней записи — сигнал управления инверсией контрольных разрядов.

Цикл внешнего считывания данных из устройства завершается появлением. достоверной информации на выходе 5, а цикл внешней записи продолжается операциями инверсии контрольных разрядов (в случае необходимости) занесения новых значений в регистр 15 и записи этих значений в блок 2, а сигнала с информационного входа 4 устройства — в блок 1. В описанном устройстве момент перехода от операции считывания к операции записи определяется блоком 14 управления, элемент 17 задержки которого должен быть выполнен по аналогии с элемен- 2О том того же функционального назначения динамического ОЗУ. Если же существует обязательная задержка между входными сигналами выбора устройства и выбора режима, которая достаточна для выполнения операций считывания и модификации, необходимость в элементе задержки 17 пропадает, и его можно исключить.

Технико-экономическое преимущество устройства над прототипом состоит в расширении области его применения за счет возможности записи в него одноразрядных слов данных. Это достигается использованием удлиненного цикла внешней записи бита данных, со- З5 стоящего из последовательности внутренних операций считывания, модификации и записи, и формирования в этом цикле мажоритарным элементом сигнала на инверсию контрольных разрядов. входам записи-чтения основного и дополнительного блоков памяти, информационный вход основного блока памяти является одноименным входом устройства, выход мажоритарного элемента является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения записи одноразрядных слов данных, в него введены элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй блоки свертки по модулю два, блок модификации контрольных разрядов.и элемент И, первый и второй входы которого соединены соответственно с входом задания режима работы и информационным входом устройства, первый выход основного блока памяти подключен к первому входу элемента HCKJIIOЧАЮЩЕЕ ИЛИ, выходы первой и второй групп основного блока памяти соеди-. нены с входами групп первого и второго блоков свертки по модулю два соответственно, первые входы которых подключены соответственно к первому и второму выходам дополнительного блока памяти, вторые входы элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ первого и второго блоков свертки по модулю два соединены с выходом элемента И, информационные входы блока модификации контрольных разрядов подключены к соответствующим выходам дополнительного. блока памяти, выходы блока модификации контрольных разрядов соединены с соответствующими информационными входами дополнительного блока памяти, первый и второй установочные входы блока модификации контрольных разрядов подключены соответственно к вы45 ходам блока управления и .мажоритарного элемента, входы которого соединены с выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого и второго блоков свертки по модулю два.

50!

Фор мул а изобретения

Оперативное запоминающее устройство с коррекцией ошибок на основе мажоритарного декодирования, содержащее основной и дополнительный блоки памяти, мажоритарный элемент и блок управления, входы выборки и задания режима работы которого являются одноименными входами устройства, выход блока управления подключен к

1522290 фиг 2

Составитель В.Рудаков

Техред М,Ходанич Корректор О. Кравцова

Редактор М.Товтин

Заказ Ь970/50 Тирах 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб °, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101