Сигнатурный анализатор

 

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики сложных цифровых устройств. Цель изобретения - расширение диагностических возможностей за счет определения числа участков контролируемой последовательности, содержащих ошибочные биты, и определение номера искаженного участка при его единственности. Анализатор содержит счетчик 1, группу 2 из N элементов И, где N - разрядность счетчика, N блоков 3 свертки, блок 4 фиксации числа искаженных участков, счетчик 5. 1 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (504 (6 F 1

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4246296/24-24 (22) 19. 04. 87 (46) 23.12.89. Бюл. М 47 (71) Ленинградский политехнический институт им. M.È. Калинина (72) С.И. Сафаров (53) 68 1 3(088.8) (56) Авторское свидетельство СССР

М 1091339, кл. Н 03 M 13/00, 1982.

Авторское свидетельство СССР

Ф 9629Ь2, кл. G ОЬ F 11/26, 1981,,(54) СИГНАТУРНЬ1Й АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики сложных цифровых устройств. Цель изобретения — расширение диагностических возможностей sa счет определения чисI ла участков контролируемой последовательности, содержащих ошибочные биты, и определение номера искаженного участка при его единственности. Анализатор содержит счетчик 1, группу

2 нз и элементов И, где n — разрядность счетчика, и блоков 3 свертки,. блок 4 фиксации числа искаженных, участков, счетчик 5. 1 э. п. ф-лы, 3 ил.

1531098

Изобретение относится к вычислительной технике и может быть испольэовано для контроля и диагностики сложных цифровых устройств.

Цель изобретения является расширение диагностических возможностей за счет определения числа участков контролируемой последовательности, содержащих ошибочные биты, и определение номера искаженного участка при его единственности.

На фиг. 1 приведена функциональная схема сигнатурного анализатора; на фиг. 2 — блок фиксации числа иска- 15 женных участков; на фиг. 3 — блок свертки.

Анализатор содержит счетчик 1, группу 2 из и элементов И, где п разрядность счетчика, и блоков 3 20 свертки, блок 4 фиксации числа искаженных участков, счетчик 5, информационный вход 6, и входов 7 константы, и выходов 8 кода номера искаженного участка, и выходов 9 кода числа 25 искаженных участков, синхровход 10, вход 11 задания окна измерения и синхровход 12.

Блок фиксации числа искаженных участков (фиг. 2) содержит дешифра- 30 тор 13, группу 14 из 2 триггеров и сумматор 15 по модулю два.

Блок свертки содержит регистр 16 сдвига и сумматор 17 по модулю два.

Анализатор работает следующим об35 разом.

Перед началом окна измерения, т.е. до прихода разрешающего сигнала на вход 11 счетчик 1 находится в нуле1

40 вом, а блоки 3.1 и З.п,блок 4 и счетчик 5 — в произвольном состоянии.

В момент прихода сигнала на вход

11 по входам 7„и 7п в блоки 3.1-3.п записываются константы, обнуляются 45 блок 4 и счетчик 5. Константы определяют исходные состояния регистров 16 сдвига блоков 3..1-3.п, при которых под воздействием безошибочной контролируемой последовательности указан50 ные регистры переходят в нулевое результирующее состояние. Константы

Х /Х связаны с полученными при нулевом исходном состоянии сигнатурами

Х /Х, соотношением

Хо/Xt.=o A Xt/X о.о э где А — характеристическая матрица блока свертки; с — общая длина контролируемой последовательности, Перед началом каждого участка контролируемой последовательности в момент поступления очередного сигнала на вход 10 счетчик 1 переходит в состояние, соответствующее номеру очередного участка. На данном участке сигналы контролируемой последовательности с входа 6 поступают через элементы И 2i на входы блоков 3 „ где

is(i/p;= 1, соответствуехвих позициям единицы в двоичном коде 4 =

= 8„...8;...8, номера участка, так как на второй вход элементов И 2i поступает сигнал логической "1" с выхода соответствующего разряда счетчика 1, содержащего код С. В блоках 3i последовательно, по синхросигналам на входе 12 осуществляется свертка участка последовательности бит регистром 16 сдвига с обратными связями через сумматор 17 по модулю два. Остальные блоки 3 свертки воспринимают в это время заведомо безошибочные нулевые последовательности сигналов с выходов элементов И 2, закрытых уровнями логического "0" на выходах соответствующих разрядов счетчика 1.

Максимальное число участков зависит от разрядности счетчика 1 и не может быть больше 2 — 1.

ll

После окончания окна измерения в регистрах 16 блоков 3.1-3.п оказываются записанными непосредственно искажения сигнатур (безошибочной входной последовательности соответствуют нулевые сигнатуры). При этом число r линейно независимых искажений сигнатур всегда равно или меньше числа искаженных участков, В момент спада разрешающего сигнала на входе 11 счетчик 1 обнуляется, вследствие чего закрываются элементы И 2 ° 1-2.п, Снимается сигнал установки в нуль блока Й и счетчика 5.

Имея в качестве исходного состояния искажения сигнаryp, после окончания окна измерения блоки 3.1-3.п меняют свое состояние по синхросигналам на входе 12 при уровне логического !)О" на выходах элементов И 2. 1-2,п. При этом на совокупности выходов 8„ -8 ,блоков З.i-3.п свертки появляются «екоторые наборы сигналов. Доказано, то количество различных наборов сиг5 15 валов рави< . лак 4 изменяет состояние своего выхода на противоположное при появлении íà его входах

8 В -Йп каждого не отмеченного ранее набора сигналов ° IIoýòîìó на его выходе произойдет всего 2 1 перепадов

1 О, по которым изменяется состояние счетчика 5, В результате при r Ъ 1 уровень логической "1" окажется на выходе r-ro разряда счетчика 5 и выходе 9г анализатора, свидетельствуя о том, что в контролируемой последовательности искажено r или больше участков. При г = О, т. е. при отсутствии искажений сигнатур, счетчик останется в нулевом состоянии.

Например, при единственности ис-, каженного участка с кодом Г номера блоками 3i, где i E (i/8, = 1), получены одинаковые искажения сигнатур.

В бпокак 3i, где i E: (1!p, =0 I, иска-. жения нулевые . Поэтому число линейно независимых искажений сигнатур r равно 1. На выходах 8  — 8 3 после окончания окна измерения появятся только два разных набора сигналов, а на выходе блока 4 — один перепад 1- 0 и уровень логической "1" окажется на выходе Первого разряда счетчика

5 (выходе 9 анализатора) .

Два набора сигналов, которые появляются на выходах 8„ — 8 при единственности искаженного участка, — это нулевой набор и код G номера искажен,ного участка.

Блок 4 работает следующим образом.

В момент окончания окна измерения и спада сигнала на входе 11 все триггеры 14,1 — 14.2" обнулены. Появление каждого набора сигналов на входах

8 — 8 > дешифратора 13 вызывает появление сигнала логической " 1" на соответствующем его выходе и запись единицы в соответствующий триггер 14, Если ранее этот триггер находился в нулевом состоянии (данный набор сигналов ватретился впервые), то четность сигналов на совок.пности выхо— дов триггеров 14.1 — 14 ° 2 изменится, и

Это приводит к изменению на противоположный сигнала на выходе сумматора

15 по модулю два.

Формула и з обретения

1. Сигнатурный анализатор, содержащий первый счетчик и группу из и

31098 6

55 элеме нтов И, где и — разряд но сть счетчика, вход обнуления первого счетчика является входом задания окна измерения анализатора, разрядные выходы соединены с первыми входами элементов И группы, вторые входы которых объединены и являются информационным входом анализатора, о т л и ч а ю— шийся тем, что, с целью расширения диагностических возможностей за счет определения числа участков контролируемой последовательности, содержащих ошибочные бить1, и определения номера искаженного участка при

его единственности, в анализатор введены группа из и блоков свертки, блок фиксации числа искаженных учас тков и второй счетчик, причем выход

i — го э e.ìå(iòà ?1 группы, где i = 1, 2,...,п, соединен с информационным входом i-го блока свертки группы, группа информационных входов которого является -м входом константы анализатора, синхровходы блоков свертки группы объединены и являются синхровхор ом анализатора, установочные входы блоков свертки группы объединены, соединены с входами разрешения блок.-. фиксации числа искаженных участков и второго сче чика и подключены к входу задания окна измерения анализатора, выходы блоков свертки группы являются выходами кода номера искаженного участка анализатора и соединены соответственно с информационными входами блока фиксации числа искаженных участков, выход которого соединен со счетным входом второго счетчика, выходы которого являются выходами кода числа искаженных участков.

2. Анализатор по п. 1, о т л и ч а ю н и и с я тем, что блок фиксации числа искаженных участков содерВ3 жит дешифратор, группу из 2 триггеров и сумматор по модулю два, выход которого является выходом блока, входы дешифратора являются информационными входами блока, выходы дешифрато-. ра соединены соответственно с тактовыми входами триггеров группы, информационные входы которых подключены к шине единичного потенциала, входы обнуления триггеров группы объединены и являются входом разрешения блока, выходы триггеров группы соединены соответственно с входами сумматора по модулю два.

1531098

Составитель 3. Моисеенко

Техред М.Ходанич Корректор Л. Патай

Редактор И. Шулла

Заказ 8028/50 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. ужгород, ул. Гагарина, 101