Сигнатурный анализатор
Изобретение относится к вычислительной технике и может использоваться для тестого диагностирования цифровых объектов. Анализатор содержит два счетчика, первый триггер, первую группу триггеров, первую группу элементов И и мультиплексор. С целью увеличения быстродействия и повышения достоверности контроля, анализатор содержит группу элентов ИЛИ, два элемента И, вторую группу элементов И, вторую группу триггеров, второй, третий и четвертый триггер, две группы блоков памяти. 1 ил.
соез советсних
СОЦИЛЛИСТИЧЕСНИХ
РЕСПУБЛИН (ц с 06 Р 11/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4374103/24-24 (22) 02.02.88 (46) 23.07.90. Бюл. Ф 27 (71) Новосибирский электротехнический институт (72) Е.Д,Баран и С.О.Веселовский (53) 681.326.7(088.8) (56) Авторское свидетельство СССР
N 962962, кл. G 06 F 11/26, 1981.
Авторское свидетельство СССР
Р 1193680, кл. С 06 F 11/26, 1984.
„„Я0„„158О366: А1 (54) СИГ11АТУРНЫЙ АНА"TH3AÒÎÐ (57) Изобретение относится к вычислительной технике и может испольэоваться для тестового диагностирования цифровых объектов. Цель изобретения увеличение быстродействия н повышение достоверности контроля. Аналп=атор содержит два элемента ИЛИ 1,2, два счетчика 3 4, четыре триггера 5-8, два элемента И 9,15, две группы 10, 11 блоков памяти, две группы 1 2, 13. 1 580366 триг геров „группу 14 элементов ИЛИ, две группы 6, 17 элементов И и мультиплексор 18. Анализатор обеспечивает за один цикл контроля получение сигнатуры первого порядка и m сигнатур
Изобретение относится к вычислиI тельной технике и может использоватьс я для тес тов or о диаг нос тиров а ни я цифровых объектов.
Цель изобретения — увеличенне бы15 стродействия и повышение достовернос" ти контроля.
На чертеже представлена схема сигнатурного анализатора.
Сигнатурный анализатор содержит первый 1 и второй 2 элементы ИЛИ, первый 3 и второй 4 счетчики, первый
5, второй 6, третий 7, четвертый 8 триггеры, второй И 9, первую группу
10 блоков памяти, вторую группу 11 блоков памяти, первую 12 и вторую 13 группы триггеров, группу элементов
ИЛИ 14, первый элемент.И 15, первую
16 и вторую 17 группы элементов И, мультиплексор 18, группу 19 входов задания режима, вход 20 записи/считывания, вход 21 сброса, вход 22 задания режима, вход 23 разрешения, вход
24 старт, вход 25 стоп, тактовый 26 и информационный 27 входы, группа 28 информационных выходов анализатора.
Контроллер 29, 3BN 30, интерфейсный блок 31 .
Рассматривается принцип действия анализатора, выделив при этом в процедуре получения сигнатур три режима: подготовку к работе (очистку памяти); определение четности числа векторов фиксированного вида, на которые попадают единичные символы контролируемой последовательности; суммирование векторов.
На этапе подготовки к работе контроллер 29 подает на вход элемента И
15 и на П-вход триггера 6 сигнал
"0", запрещая тем.самым восприятие внешних сигналов "Старт", "Стоп", "Синхр", а на вход всех элементов И
17 подает сигнал разрешения очистки блоков 10 и 11 памяти.
Кроме того, контроллер 29 по группе выходов режима устанавливает на управляющих входах мультиплексора 18 код 000 для считывания в контроллер второго порядка для последовательностей, образованных разложением исходной последовательности по системе функций Радемахера. 1 ил. 1 табл. через нулевой канал мультиплексора слова состояния анализатора выходных сигналов триггеров 5-8. Одновременно контроллер 29 подает на входы сброса
R-счетчиков 3 и 4, а также всех триггеров (5 — 8, 12 и 13) сигнал "Сброс", после чего формирует импульсы очистки блоков памяти. Эти импульсы с вы— хода контроллера 29 проходят через элементы 1 и 2 на входы синхронизации счетчиков 3 и 4 соответственно, а через элементы 17 .и 14 на входы записи
MR соответствующих блоков 10 и 11 памяти. При этом во все ячейки всех блоков 10 и 11 памяти с выходов триггеров 12 и 13 записывается "1". По п/г окончании записи в последнюю 2 -ю ячейку блоков памяти импульс переполнения счетчика 4 поступает на С-вход триггера 5 и устанавливает его в
Сигналом с выхода триггера 5 контроллер 29 через нулевой канал мультиплексора 18 информируется об окончании первого цикла, При этом контроллер прекращает формирование импульсов очистки памяти, восстанавливает сигнал "0" на входе элементов 17 и подает сигнал "Сброс". установки триггеров и счетчиков в исходное состояние, В начале второго цикла контроллер
29 подает "1" на D-вход триггера 6 и на вход элемента И 15. При этом вход счетчика 4 через элемент ИЛИ 2 и элемент И 15 соединяется с выходом переполнения счетчика 3, вход которого через элемент ИЛИ 1 и элемент И 9 соединяется с тактовым входом анализа"; тора. Анализатор переходит в режим ожидания внешних управляющих сигналов,, а контроллер "следит" за состоянием триггеров 5 — 8 через нулевой канал мультиплексора 18.
Формирование сигнатуры начинается с приходом сигнала "Старт", по которому триггер 6 устанавливается в "1", открывается элемент И 9, импульсы с тактового входа анализатора через элемент И 9 и элемент ИЛИ 1 проходят на вход счетчика 3, кроме того, импуль5 1 5803 сы с выхода элемента И 9 поступают на тактовые входы всех триггеров 12 и
13 и на входы всех элементов И 16. Па другие входы этих элементов приходят символы контролируемой последователь5 ности с входа 27 устройства и сигналы с соответствующих выходов счетчиков
3 и 4.
В процессе счета импульсов контро1О лируемой последовательности опрашиваются соответствующие ячейки всех блоков 10 и 11. Если на некотором такте символ контролируемой последователь— ности равен у.= 1, то откроются те элементы И 16, на первые входы которых с выходов счетчиков 3 или 4 поступают сигналы а;„= 1. Очевидно, что
J а = 1 для тех выходов счетчиков
J1
9 для которых двоичная запись номера 20 такта i содержит "1" в j-м разряде.
При этом в начале каждого i-ro так— та импульсом синхронизации в триггеры 12 и 13 обеих групп триггеров записываются коды, хранящиеся в соответ- 25 ствующих ячейках памяти блоков 10 и
I l .
В конце i-ro такта коды с инверс —.. ных выходов триггеров 12 и 13 nepenul сываются в соответствующие ячейки блоков 10 и 11. Таким образом, если 1;-О, то код в соответствующих ячейках сохраняется без изменения, если же т. =I, то код в этих ячейках инвертируется.
Понятно, что если при опросе некоторой ячейки блока 10 или 11 символ контролируемой последовательности равен единице четное число раз, то в этой ячейке сохраняется код, записанный в первом цикле работы (т.е. "1"), если 40 нечетное число раз - то код инвертируется (0 ), .т,е. происходит определение четности числа векторов фиксированного вида (младших и старших байтов кода номера такта), на которые попадают 45 единичные символы контролируемой последовательности, Кроме того, в течение второго цик- ла триггер 8 определяет четность числа единиц для всей контролируемой последовательности.
С приходом импульса "Стоп" от объекта контроля триггер 7 устанавливается в "1", при этом закрывается элемент И 9, а сигналом от триггера 7 че— рез нулевой канал мультиплексора 18 контроллер 29 информируется о завершении второго цикла работы. Кроме того, в контроллер через нулевой канал
66 6 мультиплексора 18 поступают сигналы от триггера 5, который устанавливает— ся в "1", если длина контролируемой последовательности N y 2, от три гера!
6 — для информации контроллера о "зависании", если на анализатор не при— шел сигнал пСтарт, от триггера 8 контроля четности числа единиц в последовательности.
Перед началом третьего цикла контроллер 29 подает сигнал "0" на вход элементов И 17, на D-вход триггера 6 и на вход элемента И 15. При этом . блокируется запуск анализатора сигналом "Старт" и запись в блоки 10 и
11 памяти, а также "разрывается" связь между счетчиками 3 и 4.
Затем контроллер 29 устанавливает на управляющих входах мультиплексора
18 код 001, подготавливая к чтению через первый канал мультиплексора 18 из блоков 10 и 11 памяти соответствующих векторов младших четырех сигнатур (с первого ранга по четвертый), подает сигнал установки в "0" всех счетчиков и триггеров анализатора и формирует импульсы опроса ячеек блоков 10 и 11 памяти.
Далее на каждое состояние счетчиков 3 и 4 (которые работают синхронно) производится считывание содержимого опрашив аемых блоков памяти и, если считываемые биты равны "0"„то соотв е тс тв ующие в ек тора младших (старших) байтов соответствующей сигнатуры суммируются по модулю два с ранее полученной суммой векторов младших (старших) байтов. После onpoA/2 са последних 2 -х ячеек блоков памяти первых четырех сигнатур, контроллер устанавливает на управляющих входах мультиплексора 18 код 010 для чтения из блоков 10 и 11 памяти через второй канал мультиплексора 18 соответствующих векторов для формирования сигнатур ранга с пятого по восьмой и т.д.
Таким образом, получают все 16 сигнатур второго порядка. Сигнатура первого порядка:образуется присвоением каждому разряду сигнатуры значения соответствующего разряда сигнатуры второго порядка соответствующего ранга.
Так, 16-й разряд сигнатуры первого порядка совпадает с 16-м разрядом сигнатуры второго порядка ранга 16, )5-й разряд сигнатуры первого порядка сов1580366 н;.дает с 15-м разрядом сигнатуры второго порядка ранга 1 5 и т. д.
Таким образом, для получения сиг- м натуры первого порядка и всех шест— .5 надцати сигнатур второго порядка в предлагаемом анализаторе требуется всего один цикл контроля. Программная обработка не требует многократного повторения запуска объекта испытаний, 10 что повышает достоверность контроля.
Выполнение счетчика номеров тактов в виде двух m/2-разрядных счетчиков позволяет в 2 раз уменьшить пром!г ,цолжительность цикла очистки и каждо 5 го цикла опроса блоков памяти, что дополнительно повыШает быстродействие анализатора, Очевидно, что счетчик может быть выполнен и как четыре m/4разрядных счетчика, при этом целесообразно использовать "деление" вектора номера такта соответственно на четыре части и блоки памяти с произвольной выборкой одного из 2 " слов и т. п. 25
В таблице приведен пример формирования сигнатур второго порядка всех рангов для двоичной последовательности, символы которой м.равны единице
В1 на тактах с номерами 4025Н, 4026Н, 30
4027Н, 4В26Н, СВ26Н (здесь и далее ю н номера цаны в шестнадцатиричном Н или двоичном "B" кодах), на остальных тактах т = О, Ч 1
В рассматриваемом примере (m = 16) 35 старший и младший байты сигнатур формируются независимо, поэтому в таблице рассматриваются только те ячейки блоков 10 и 11, адреса которых совпадают соответственно со старшими и младшими байтами номеров тактов, на которых у. 4 О, а именно в блоках 1 О е (младший байт) — ячейки с адресами
25Н, 26Н и 27Н в блоках 11 (старший байт) — ячейки с адресами 40Н, 4ВН и СВН.
Как видно из таблицы, на нулевом такте (по дкончании цикла подготовки) содержимое всех ячеек блоков 1 0 и 11 < равно единице. Пока у.= О, т,е. по
I такт с номером 4024Н включительно состояние ячеек не изменяется. На такте номер 4025Н проинвертируется содержимое ячеек с адресом 40Н тех блоков 11 и ячеек с адресом 25Н тех блоков 1 О, для которых соответствующие двоичные компоненты век тора номера так та не равны нулю, а именно микросхемы 15,6, O000H; S - =8000H;
8000H, S = 8000H;
O000H; S = С024Н;
OOO0H; S з = С024Н;
0002H.
S 1"4 = PPOPH 81э
8 " = OOOOH- S
s == оооон; s
S б — OOÎOH S 4-S = 8000H; S
Сигнатура первого порядка
S =. С024Н.
Полученные в процессе контроля испытуемого устройства сигнатуры сравнивают с полученными для заведомо исправного аналогичного устройства °
Если сигнатуры совпадают, делается вывод об отсутствии ошибок в контро3 и 1. Лналогично, на такте номер
4026 и ро инв е р тиру е тс я соде ржимо е яч еек с адресом 40Н микросхем 15,6,3 и
2 блоков 11 и ячеек с адресом 25Н микросхем 15,6,3 и 2 блоков l o и т.д.
Понятно, что содержимое ячеек бло ков 10 и 11, адреса которых не указа> ны в таблице, не изменяется в процессе формирования сигнатур, поскольку в рассматриваемой последов ательнос ти не встречаются символы .=1. на так1 тах, номера которых в старшем и младшем байтах отличаются от указанных в таблице.
При считывании опрашиваются все ячейки блоков l О и 11 и суммируются по модулю два коды адресов тех ячеек соответствующих. микросхем, в которых записан "О". Так, например, для сигнатуры ранга 16 рассматриваются ячейки микросхем 16, в которые записан
"0II: в блоке 1 l — в ячейке с адресом
СВН, следовательно, старший байт сигнатуры равен СВН; в блоке 10 — в ячейке с адресом 26Н, следовательно, младший байт сигнатуры равен 26Н.
Для сигнатуры ранга 15 рассматриваются ячейки микросхем 15. В этих микросхемах "0 записан: в ячейках блока 11 с адресами 40Н, 4ВН и СВН, следовательно, старший байт сигнату" ры (01 00 0000) В 0+ (0100 011) В Е (11ОО 1011)В = (1100 0000)В = СОН, В мик росхеме 1 5 (блок 1 О) "О" записан в ячейках с адресами 25Н, 26Н и 27Н, поэтому младший байт сигнатуры равен (0010 0101) В S (0010 011O) ВS (oo1î oil l)В = (oolîolоо) в = 24н.
В целом сигнатура ранга 15 равна
Б = C024H.
Опрашивая остальные микросхемы, аналогично получают сигнатуры второго порядка
1 580366 лируемых двоичных последовательностях.и,следовательна, аб исправности контролируемого объекта.
Предлагаемое устройство реализова-, но в виде модуля праграммоуправляема5
ro сигнатурного анализатора и входит в состав автоматизированной системы контроля и диагностики. Модуль выполнен в интерфейсе микраЭВМ
"Электроника-60" и содержит около 80 микросхем серий К555, К155 и
К531. При реализации .анализатора с подобными же характеристиками с ис-. пользованием принципа, на основе которого выполнено известное устройст;. во, потребуется свыше 200 микросхем .
Объем программ формирования сигнатур, включая управление анализатором на всех циклах работы, составляет около 300 команд на языке ассемблера микроЭВМ "Электроника-60", время отработки программы — около 15 мс, собственно цикл сбора информации аб абъ!
5 екте контроля равен N/f, где N — длина контролируемой последовательности, f — тактовая частота работы объекта (f 4, 10 МГц), Ф о р м у л а и з,а б р е т е н и я
Сигнатурный анализатор, содержащий два счетчика, первый триггер, первую группу триггеров, первую группу эле— ментов И и мультиплексор, входы сброса 35 счетчика и первого триг ера объединены и образуют вход сброса анализато, ра, первые входы элементов И первой группы объединены и образу1от информационный вход анализатора, вторые вхо — 4 ды j-x элементов И первой группы подключены к выходам j-х разрядов перво-. го счетчика, где j = 1,п, и — разряд— ность первого и вторбга счетчиков, отлич ающийс я;ем, что, с 45 целью увеличения быстродействия и повышения достоверности контроля, он содержит группу элементов ИЛИ, два элемента ИЛИ, два элемента И, вторую группу элементов И, вторую группу
50 триггеров, второй, третий и четвертый триггеры, две группы блоков памяти, п ричем в т орые входы (j +n) -х элеме нтов
И первой группы соединены с j-ми выходами второго счетчика, группа управляющих входов мультиплексора o5pa— зует группу входов задания режима анализатора, тактовые входы триггерав первой и второй групп, третьи входы элементов И первой группы, первый вход первого элемента ИЛИ и так— тавый вход четвертага триггера абъединены и подключены к выходу второго элемента И, первый вход которого соединен с 0-входом третьего триггера и подключен к выходу второго триггера, второй вход второго элемента И соединен с инверсным выходом третьего триггера, третий вход второго элемента И является тактовым входом анализатора, второй вход первого элемента ИЛИ соединен с IIepEbtM входом второго элемен-. та ИЛИ, с первыми входами элементов
И второй группы и образует вход запи-, си-считывания анализатора, вторые входы элементов И второй группы объединены и образуют вход задания режима анализатора, выходы i-х элементов И первой и второй групп соединены с вхо— дами i-х элементов ИЛИ группы, выходы которых соединены с входами записи
i-x блоков памяти первой и второй групп, где i=1,m, ш=2п. входы сброса триггеров первой и второй групп, входы сброса второго, третьего и четвертого триггеров объединены и подключены к входу сброса анализатора, информационные входы с первого па четвертый первой группы мультиплексора соединены с выходами первого, второго, третьего и четвертого триггеров, выход переполнения первого счетчика соединен с первым входом первого эле мента И, второй вход которого соединен с D-входом второго триггера и образует вход разрешения анализатора, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, выходы первого и второго элементов
ИЛИ соединены с тактовыми входами соответственно первого и второго счетчиков, выход переполнения второго счетчика соединен с тактовым входом первого триггера, разрядные выходы первого и второго счетчиков соединены с адресными вхсдами блоков памяти
:соответственно первой и второй групп, информационные выхЬды и входы i-х блоков памяти первой и второй групп соединены с D-входами и инверсными выходами i-x триггеров соответственно пер— вой и второй групц, информационные входы второй группы мультиплексора соединены С выходами соответствующих блоков памяти первой и второй групп, группа выходов мультиплексора является
1580366
12 его триггеров образуют соответственно входы "Старт" и "Стоп" анализатора. группой информационных выходов анализатора, тактовые входы второго .и третьСодервнмое блоков 10
Содеранмое блоков )1
Помер такта
Примечание
О 0000
I 1 1 I I 1 1 1 Старт
I ) 1 1 I 1 1 1 Состояние всех ячеек не изменяется
1 1 1 1 I 1 I 1! 4025
4В 1 1 1 1 1 l 1 1 I 1 1 1
СВ 1 1 I 1 1 1 i 1 1 I 1 1 1
1 1 1 26
1 1 1 I I 1 1 1
) I I 1 1 I 1 1
1 1 I 1
1 1 О 1
1 I 1 1
1 О l О
I 4026
1 О О 25
I l ) 26
40 I 1
4В 1 ) 1 1 I
1 1 ) I
I 1
1 1 1
I 1 1
) 1 1
1 О 1 )
1 О 1 1
1 I I
1 1 1 I
1 1 0 1 1 О О Г
l 1 1 1 1 1 I! О 1 I 1 I 1 1 l 1 О 1 I О 1 О
40 1 О I I 1 1 1 1 1 О ) 1 О 1 1 25
4027
1 1 О ) 1 0 О )
1 1 О 1 1 О О О
СВ 1 1 1 1 I I 1 I 1 1 1 1 1 1 I 1 27
О 1 1 1 1 1 1 ется
1 О 1 О
4В26
40 I О 1 1 1 I 1 1 1 О 1 1 О 1 1 25 1 О 1 I 1 1 I i 1 1 О 1
4В 1 О I 1 О 1 О О I 1 О I 1 О О I 26, 1 I ). 1 О 1 О О 1 1 I 1
1 1 1 1
О О О
О
CB 1 I 1 ) I 1 1 I 1 1 1 1 1 1 I 1 27 1 0 1 1 1 I 1 1 I Р I ется
О О
СВ26 140 1 О 1 1 1 1 1 1 1 1 О ) ) О 1 1 25 1 О 1 1 1 1 1 1 1 1 О 1
1 1 0 1 О О
I 1 О l
О 0 О
Составитель M,Èâàíoâ
Редактор Г, Гербер Техред А, Кравчук - Корректор С.Шекмар
Подписное
Тираж 568, Заказ 2013
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101
40. 1 I 1 1 1 l 1 I 1 1 1 ч 1 1 1 I 25 1 1 1 1 I 1 1 1
4В 1 1 1 I i ) 1 1 1 1 1 i 1 1 I 26 . 1 1 1 1 1 1 1 1
СВ 1 1 1 I i 1 1 1 I I 1 1 1 1 1 1 27 1 1 1 I 1 1 !
0 4024 40 I ) I 1 1 I 1 I I 1 1 1 1 I 1 25
4В 1 1 1 1 1 1 1 1 1 1 I 1 1 1 1 26 I 1 1 I 1 1 I 1
СВ 1 l 1 I I 1 1 1 I 1 1 1 1 1 1 1 27 I 1 1 I 1 I 1 1
40 I О 1 l 1 1 1 i 1 1 О 1 1 О I О 25 I 0 1 1. 1 1 1 1
CB I ) 1 1 I I 1 1 I 1 1 I 1 1 I 1 27 1 I 1 I 1 I I 1
4В I I 1 1 ) I 1 I 1 1 1 I 1 1 1 1 26 ) О 1 1 1 I 1 1
4В 1 О I 1 О 1 О О 1 l О 1 ) О О 1 26 О О 1 I 1 I I 1
СВ О О l 1 О l О О 1 1 О i 1 О О I 27 1 О 1 I 1 1 1 I
l 1 1 I l. 1 1 1
1 1 1 1 1 1 1 1
1 1 I 1 1 I I 1
1 О 1 1 О 1 О
1 1 1 I 1 1 1 1
Состояние всех ячеек не иэменвСостояние всех ячеек не изменяСостояние все2 ячеек не изменл" ется
Стоп
